( PDF ) Demodulador PM Digital para o sistema brasileiro de coleta de dados

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UNIVERSIDADE DO RIO GRANDE DO NORTEFEDERAL

UNIVERSIDADE FEDERAL DO RIO GRANDE DO NORTE

CENTRO DE TECNOLOGIA

PROGRAMA DE PÓS-GRADU AÇÃO EM ENGENHARIA ELÉTRICA

Demodulador PM Digital para o Sistema

Brasileiro de Coleta de Dados

José Marcelo Lima Duarte

Orientador: Prof. Dr. Francisco das Chagas Mota

Dissertação de Mestrado apresentada ao

Programa de Pós-Graduação em Engenha-

ria Elétrica da UFRN (área de concentração:

Engenharia de Computação) como parte dos

requisitos para obtenção do título de Mestre

em Ciências.

Número de ordem PPgEE: M197

Natal, RN, Julho de 2007

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Divisão de Serviços Técnicos

Catalogação da publicação na fonte. UFRN / Biblioteca Central Zila Mamede

Duarte, José Marcelo Lima.

Demodulador PM digital para o sistema brasileiro de coleta de dados. / José

Marcelo Lima. - Natal, RN, 2007.

__ p. :il.

Orientador: Francisco das Chagas Mota

Dissertação (mestrado) - Universidade Federal do Rio Grande do Norte. Cen-

tro de Tecnologia. Programa de Pós-Graduação em Engenharia Elétrica.

1. Demodulação - Dissertação. 2. Malha de sincronismo de fase – PLL -

Dissertação. 3. Sistema de Coleta de dados - Dissertação. I. Mota, Francisco das

Chagas. II. Universidade Federal do Rio Grande do Norte. III. Título.

RN/UF/BCZM CDU 621.376(043.3)

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Demodulador PM Digital para o Sistema

Brasileiro de Coleta de Dados

José Marcelo Lima Duarte

Dissertação de Mestrado aprovada em 30 de julho de 2007 pela banca examinadora com-

posta pelos seguintes membros:

Prof. Dr. Francisco das Chagas Mota (orientador) . . . . . . . . . . . . . . DCA/UFRN

Eng. MSc. Manoel Jozeane M. Carvalho . . . . . . . . . . . . . . . . . . . . . . . . CRN/INPE

Prof. Dr. Fernando Rangel de Sousa . . . . . . . . . . . . . . . . . . . . . . . . . . . DEE/UFRN

Prof. Dr Allan de Medeiros de Carvalho . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . UNP

Aos meus pais, que são para mim um

grande exemplo de vida e motivo de

orgulho.

Agradecimentos

Primeiramente a Deus, pelo dom da vida e por todos os dons que foram preponderantes

para chegar aonde cheguei.

Ao meu orientador, professor Francisco Mota, sou grato pela dedicação na orientação.

Ao engenheiro Manuel Joseano, pelo apoio e incentivo no desenvolvimento do projeto.

Ao engenheiro Alexandre Nowasad, pelas sugestões na escrita deste texto.

Ao colega de trabalho Hélio, pela ajuda para transcrição do texto para o L

X 2

A minha namorada, Tatiara, pela paciência durante a realização da dissertação.

A minha família, pelo apoio e incentivo durante esta jornada.

Ao CNPq, pelo apoio ﬁnanceiro.

A todos os funcionários, engenheiros e colegas da UFRN e do INPE que de alguma forma

contribuíram com este trabalho.

Resumo

Esta dissertação trata do projeto, simulação e implementação de um demodulador PM

digital para o Sistema Brasileiro de Coleta de Dados (SBCD). O sinal do SBCD é prove-

niente de satélites de baixa órbita terrestre e, por isso, apresenta aceleração de fase devido

ao Efeito Doppler. A demodulação é feita usando uma malha de sincronismo de fase

(Phase-Locked Loop - PLL) de segunda ordem. O princípio de funcionamento do PLL

Analógico (Analog PLL - APLL) é apresentado como introdução teórica para o estudo

do PLL Digital (Digital PLL - DPLL). Para o projeto dos parâmetros do DPLL usou-se a

teoria de controle. A placa "Cyclone II DSP Development Kit"da Altera equipado com o

FPGA EP2C70 serviu como plataforma para implementação. As simulações foram feitas

com o auxílio do programa Simulink da MathWorks, e a programação do FPGA com o

programa Quartus II da Altera. Este trabalho apresenta um detector de fase linear de −2π

a +2π, obtido com um conversor cartesiano-polar mais um circuito auxiliar; e uma arqui-

tetura simpliﬁcada para implementação de um DPLL de malha dividida (split loop). As

simulações demonstraram que o sistema implementado é capaz de manter continuamente

o sincronismo com a portadora para sinais que possuam uma SNR superior a −11 dB.

Palavras-chave: Demodulador PM, Sistema Brasileiro de Coleta de Dados, Malha de

Sincronismo de Fase, Sistema de Controle.

Abstract

This dissertation is about the project, simulation, and implementation of a PM digital

demodulator for Brazilian Data Collecting System (BDCS). BDCS signal comes from low

earth orbit satellites, so phase acceleration due to Doppler Effect is present. Demodulation

is done with second order Phase-Locked Loop (PLL). Functional principle of Analog PLL

(APLL) is presented as an introduction for Digital PLL (DPLL) study. DPLL parameters

are projected using control system theory. Cyclone II DSP Development Kit from Altera,

equipped with EP2C70 FPGA, was used as implementation platform. Simulations were

done using software Simulink from MathWorks. FPGA programming was done with soft-

ware Quatus II from Altera. This work presents a −2π to +2π linear phase detector made

with a cartesian to polar converter and an auxiliary circuit, and a simpliﬁed architecture

for split loop DPLL implementation. Simulation has shown that the implemented system

is able to keep continually carrier synchronization with signal that has SNR level higher

than −11 dB..

Keywords: PM Demodulator, Brazilian Data Collecting System, Phase-Locked Loop,

Control System.

Sumário

Lista de Figuras iii

Lista de Tabelas v

Lista de Símbolos e Abreviaturas vii

1 Introdução 1

2 Malha para Sincronismo de Fase - PLL 5

2.1 Princípios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

2.1.1 Detector de Fase com Multiplicador Linear . . . . . . . . . . . . 7

2.1.2 Filtro de Malha tipo PI . . . . . . . . . . . . . . . . . . . . . . . 8

2.1.3 Sinais em Fase . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2.2 Análise do PLL Analógico no Domínio da Freqüência . . . . . . . . . . . 12

2.2.1 Função de Transferência . . . . . . . . . . . . . . . . . . . . . . 12

2.2.2 Diagrama de Bode . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.2.3 Erro em Regime para Diferentes Sinais de Excitação . . . . . . . 16

2.3 Dinâmica do PLL antes do Sincronismo . . . . . . . . . . . . . . . . . . 17

2.3.1 Região de Lock . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

2.3.2 Região de Pull-In . . . . . . . . . . . . . . . . . . . . . . . . . . 19

2.3.3 Região de Pull-Out . . . . . . . . . . . . . . . . . . . . . . . . . 21

2.4 Conclusões e Considerações Finais . . . . . . . . . . . . . . . . . . . . . 22

3 PLL Digital 23

3.1 Detector de Fase com Conversor Cartesiano-Polar . . . . . . . . . . . . . 23

3.1.1 Algoritmo CORDIC . . . . . . . . . . . . . . . . . . . . . . . . 26

3.1.2 Circuito Duplicador de Estimativa de Fase . . . . . . . . . . . . . 30

3.2 NCO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

3.3 Filtro de Malha PI Digital . . . . . . . . . . . . . . . . . . . . . . . . . . 34

3.4 Função de Transferência . . . . . . . . . . . . . . . . . . . . . . . . . . 35

3.5 Erro em Regime . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

4 Projeto do Demodulador 37

4.1 Sinal de Entrada . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

4.2 Escolha da Arquitetura . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

4.3 Filtro Passa-Baixa nos Braços I eQ . . . . . . . . . . . . . . . . . . . . . 42

4.4 Período de Amostragem do Modelo . . . . . . . . . . . . . . . . . . . . 44

4.5 Parâmetros do DPLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

4.5.1 Mapeando os Pólos . . . . . . . . . . . . . . . . . . . . . . . . . 46

4.5.2 Estabilidade e Erro em Regime . . . . . . . . . . . . . . . . . . . 47

4.6 Precisão Mínima dos Componentes . . . . . . . . . . . . . . . . . . . . . 48

5 Implementação 49

5.1 Filtro nos Braços I e Q . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

5.2 NCO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

5.3 Conversor Cartesiano-Polar e Circuito Duplicador de Estimativa de Fase . 52

5.4 Filtro de Malha e Acumulador de Fase da Malha Interna . . . . . . . . . 53

5.5 Resultado e Considerações sobre a Implementação . . . . . . . . . . . . 53

6 Simulações e Testes 55

6.1 Simulação com SNR de -11.39 dB . . . . . . . . . . . . . . . . . . . . . 56

6.2 Simulação com SNR de -12.76 dB . . . . . . . . . . . . . . . . . . . . . 57

6.3 Teste do Demodulador com o Signal Tap II . . . . . . . . . . . . . . . . 58

7 Conclusões e Considerações Finais 61

Referências Bibliográﬁcas 63

A Ferramentas do Projeto 65

A.1 Placa EP2C70 DSP Development Kit . . . . . . . . . . . . . . . . . . . 65

A.2 Quartus II . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

A.3 DSP Builder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

A.3.1 Hardware in Loop . . . . . . . . . . . . . . . . . . . . . . . . . 69

Lista de Figuras

1.1 Sistema para processamento de sinal da estação terrena . . . . . . . . . . 2

2.1 Diagrama de blocos do PLL no tempo . . . . . . . . . . . . . . . . . . . 5

2.2 Diagrama de blocos do ﬁltro PI . . . . . . . . . . . . . . . . . . . . . . . 9

2.3 Resposta do ﬁltro PI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

2.4 Degrau de fase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2.5 Rampa de fase ou degrau de freqüência . . . . . . . . . . . . . . . . . . 12

2.6 Rampa de freqüência . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.7 Diagrama de blocos do APLL no domínio da freqüência . . . . . . . . . 13

2.8 Diagrama de Bode de H(s) . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.9 Diagrama de Bode de H

(s) . . . . . . . . . . . . . . . . . . . . . . . . . 16

2.10 Relação entre região de lock, pull-out e pull-in. . . . . . . . . . . . . . . 17

2.11 Limite da região de lock . . . . . . . . . . . . . . . . . . . . . . . . . . 20

2.12 Saída do PLL não sincronizado . . . . . . . . . . . . . . . . . . . . . . . 21

2.13 Processo de pull-in . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

3.1 Diagrama de blocos do DPLL . . . . . . . . . . . . . . . . . . . . . . . 23

3.2 PD com conversor cartesiano-polar para entrada complexa . . . . . . . . 24

3.3 PD com conversor cartesiano-polar para entrada real . . . . . . . . . . . 24

3.4 CORDIC com arquitetura assíncrona . . . . . . . . . . . . . . . . . . . . 29

3.5 Resposta do detector de fase em função da diferença de fase . . . . . . . 30

3.6 Máquina de estado do circuito duplicador de estimativa de fase . . . . . . 31

3.7 Circuito para duplicar o limite de estimativa de fase . . . . . . . . . . . . 31

3.8 Diagrama de blocos do NCO . . . . . . . . . . . . . . . . . . . . . . . . 32

3.9 Circuito do ﬁltro PI digital . . . . . . . . . . . . . . . . . . . . . . . . . 35

3.10 Modelo linear do DPLL com ﬁltro de malha tipo PI. . . . . . . . . . . . . 36

4.1 Densidade espectral de potência do sinal de entrada . . . . . . . . . . . . 38

4.2 Largura de banda do ruído . . . . . . . . . . . . . . . . . . . . . . . . . 38

4.3 Arquitetura padrão do DPLL com conversor cartesiano-polar. . . . . . . . 40

iii

4.4 DPLL de malha dividida. . . . . . . . . . . . . . . . . . . . . . . . . . . 41

4.5 Modelo Linear do DPLL de malha dividida. . . . . . . . . . . . . . . . . 42

4.6 Arquitetura do ﬁltro digital usado nos braços I e Q. . . . . . . . . . . . . 42

4.7 Resposta em amplitude do ﬁltro FIR 1 . . . . . . . . . . . . . . . . . . . 44

4.8 Resposta em amplitude do ﬁltro FIR 2. . . . . . . . . . . . . . . . . . . . 44

5.1 Esquema de divisão do DPLL para simpliﬁcação do código de descrição

de hardware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

5.2 FFT do sinal de saída do NCO. . . . . . . . . . . . . . . . . . . . . . . . 52

5.3 Esquema no simulink do ﬁltro de malha e do acumulador de fase da malha

interna . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

6.1 Modelo do sinal do SBCD usado como entrada na simulação do demodu-

lador PM digital . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

6.2 Esquema da simulação no simulink usando o bloco HIL . . . . . . . . . . 56

6.3 FFT do sinal de entrada para simulação com ganho1 = 0,16 . . . . . . . 57

6.4 Comparação do sinal modulante com o demodulado . . . . . . . . . . . . 57

6.5 Saída do acumulador do ﬁltro PI durante o sincronismo . . . . . . . . . . 58

6.6 Sinal de saída do demodulador (θ

[n]) durante o sincronsimo . . . . . . . 58

6.7 FFT do sinal de entrada com ganho1 = 0,14 . . . . . . . . . . . . . . . . 59

6.8 Saída do DPLL no instante da perda sincronismo devido ao ruído . . . . . 59

6.9 Saída do acumulador do ﬁltro PI durante a simulação . . . . . . . . . . . 59

6.10 Saída θ

[n] no teste para uma entrada sem modução e com ω

= 75 kHz . 60

6.11 Saída do acumulador do ﬁltro PI no teste . . . . . . . . . . . . . . . . . . 60

A.1 Componentes da placa EP2C70 DSP Development Kit . . . . . . . . . . 66

A.2 Etapas no projeto do circuito . . . . . . . . . . . . . . . . . . . . . . . . 67

A.3 Software Quartus II . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Lista de Tabelas

4.1 Características do sinal do Sistema Brasileiro de Coleta de Dados . . . . . 37

4.2 Dados do projeto do ﬁltro FIR 1 . . . . . . . . . . . . . . . . . . . . . . 43

4.3 Dados do projeto do ﬁltro FIR 2 . . . . . . . . . . . . . . . . . . . . . . 43

4.4 Requisitos de Precisão dos Componentes do DPLL . . . . . . . . . . . . 48

5.1 Características do ﬁltro FIR 1 . . . . . . . . . . . . . . . . . . . . . . . . 50

5.2 Características do ﬁltro FIR 2 . . . . . . . . . . . . . . . . . . . . . . . . 50

5.3 Parâmetros do NCO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

5.4 Parâmetros do CORDIC . . . . . . . . . . . . . . . . . . . . . . . . . . 52

5.5 Recursos do EP2C70 Utilizados . . . . . . . . . . . . . . . . . . . . . . 53

A.1 Características do EP2C70 DSP Development Kit . . . . . . . . . . . . . 66

Lista de Símbolos e Abreviaturas

amplitude do sinal u

C/N Relação entre a potência da portadora e a potência do ruído

ganho integral do ﬁltro de PI analógico

ganho proporcional do ﬁltro de PI analógico

ganho do VCO em

rad

s·volts

ganho do detector de fase volts/rad

M número de bits do acumulador de fase

T período de amostragem

∆ω

Região de pull-out

∆ω

lock

Região de lock

(s) transformada de Laplace do sinal θ

(t)

(s) transformada de Laplace do sinal θ

(t)

(s) transformada de Laplace do sinal θ

(t)

freqüência central do oscilador controlável

erro de freqüência, ω

−ω

freqüência natural

desvio de freqüência do sinal de entrada em relação a freqüência central ω

−ω

freqüência angular do sinal de entrada do PLL

vii

desvio de freqüência do sinal de saída em relação a freqüência central ω

−ω

freqüência angular do sinal de saida do PLL

f m

entrada para controle da freqüência de saída do NCO

inc

entrada do NCO em rad que determina seu ω

sinal em fase de entrada do PLL

sinal em fase de saída do PLL

erro de fase, θ

−θ

ξ fator de amortecimento

freqüêcia central em Hz

ams

freqüência de amostragem

sinal de saída do detector de fase analógico

sinal de saída do ﬁlgro de malha analógico

sinal de entrada do PLL

sinal de saída do PLL

inc

entrada numérica digital do NCO que determina seu ω

, correspondente ao valor

de φ

inc

APLL Analog PLL

CLP Circuito Lógico Programável

CORDIC COordinate Rotation DIgital Computer

DPLL Digital PLL

DSP Digital Signal Processor

FPGA Field Programmable Gate Array

MSPS Mega Samples per Second

PCD Plataforma de Coleta de Dados

PLL Phase-Locked Loop

PM Phase Modulation

R aceleração em fase dado em rad/s

SBCD Sistema Brasileiro de Coleta de Dados

SNR Relação entre a potência do sinal e a potência do ruído

Capítulo 1

Introdução

O Sistema Brasileiro de Coleta de Dados (SBCD) compreende mais de 600 PCDs

(Plataforma de Coleta de Dados) espalhadas em todo o Brasil, três satélites de órbita

baixa (CBERS2, SCD1 e SCD2), 2 estações terrenas e um centro de missão em Cacho-

eira Paulista. As PCDs são pequenas estações automatizadas, instaladas, geralmente, em

locais remotos, conectadas a sensores, esses responsáveis pela geração dos dados. Seus

sinais são transmitidos para os satélites, que os retransmitem para as estações terrenas em

Cuiabá e Alcântara. A retransmissão é feita através da modulação em fase de uma porta-

dora. Os dados são recuperados nas estações terrenas e enviados para o centro de missão

em Cachoeira Paulista, onde é feita a distribuição dos dados aos usuários do sistema.

Os dados coletados são utilizados em diversas aplicações, tais como previsão de tempo,

estudos sobre correntes oceânicas, planejamento agrícola, rastreamento de embarcações,

entre outras [1, 2].

Para recuperar os dados transmitidos, a estação terrena deve possuir um conversor-

abaixador para reduzir a freqüência da portadora, em torno de 2.26 GHz, para uma

freqüência intermediária (FI). Em seguida, realizar uma demodulação PM (Phase Mo-

dulation) sobre o sinal em FI, a ﬁm de recuperar o sinal das PCDs moduladas no satélite.

Por último, é preciso detectar, demodular e decodiﬁcar cada transmissão de PCD recebida

[2].

O INPE-CRN está desenvolvendo o sistema para processamento de sinal da estação

terrena de recepção Estação Multi Missão-Natal (EMM-Natal). Essa tem como objetivo

ser uma estação reconﬁgurável que permita facilmente substituir a missão em que atua,

ou modiﬁcá-la para atuar em mais de uma missão, daí o termo multi-missão. Cada missão

requer um processador de sinal especíﬁco (conjunto demodulador e decodiﬁcador) para

a recuperação da informação transmitida. Para que a estação seja designada a atuar em

múltiplas missões é necessário um sistema capaz de identiﬁcar a que missão pertence

2 CAPÍTULO 1. INTRODUÇÃO

o sinal recebido e automaticamente selecionar o devido processador para aquele sinal.

Inicialmente apenas a missão do SBCD será atribuída à estação EMM-Natal, portanto,

não há preocupação quanto à identiﬁcação do sinal. No entanto, o sistema deverá ser o

mais ﬂexível possível para, conforme já dito, facilitar a inclusão de uma nova missão ou

substituição da missão atual da estação.

A ﬁgura 1.1 apresenta o diagrama de blocos simpliﬁcado do sistema para proces-

samento do sinal do SBCD para a estação EMM-Natal. Nesse sistema, a primeira de-

modulação é realizada por um demodulador PM digital em FPGA e os processamentos

posteriores são realizados por um PC. O trabalho aqui apresentado trata do projeto e im-

plementação do demodulador PM Digital desse sistema.

Figura 1.1: Sistema para processamento de sinal da estação terrena EMM-Natal.

O processo de demodulação PM requer um sistema que possa devolver informação

sobre a fase do sinal modulado. A malha de sincronismo de fase (Phase-Locked Loop

- PLL) foi escolhida para esse ﬁm, por ser a solução mais popular e bem difundida na

literatura. O PLL funciona realizando o sincronismo de um sinal gerado por um oscilador

local controlável com o sinal de entrada. Essa sincronização é feita a partir de contínuos

ajustes de freqüência no oscilador controlável determinados pela estimativa da diferença

de fase instantânea entre os dois sinais.

Um PLL pode ser implementado em um circuito analógico, misto (analógico e digi-

tal), completamente digital, ou via software. O PLL Analógico (Analog PLL - APLL) e

o PLL Digital (Digital PLL - DPLL) são largamente utilizados em sistemas de comuni-

cação para realizar a demodulação dos sinais. O PLL via software é pouco usado nesse

campo devido a baixa capacidade de processamento em tempo real, que limita essa so-

lução a sinais de banda estreita. O APLL é dominante nas aplicações de banda larga ou

que requerem baixo consumo. Aplicações de APLL em sistemas de comunicação podem

ser encontradas em sistemas de celular, como o GSM [3] e em satélites de comunicação

[4]. No campo de alta freqüência também são encontrados PLL híbridos, com parte do

circuito analógico e parte digital [5]. Com o advento dos FPGA (Field Programmable

Gate Array), ASIC e outros dispositivos digitais de alta freqüência, o PLL digital vem

ganhando espaço nas aplicações com banda de até poucos MHz. CIs com DPLL para

aplicação em sistema de comunicação podem ser encontrados como o HSP50210 [6], e

artigos sobre projeto de DPLL como [5, 7].

Existem diversos modelos de PLL. O modelo padrão, e mais simples, é formado ape-

nas por uma malha composta por um multiplicador, um ﬁltro e um oscilador controlável.

Variações de arquitetura foram desenvolvidas com o objetivo de melhorar o desempenho

do PLL; é o caso da malha dupla (dual-loop) [8], em que o PLL é composto por duas

malhas ligadas em paralelo, e a malha dividida (split-loop) [9], entre outras. O modelo da

malha dividida foi escolhido para essa aplicação por permitir a utilização de ﬁltros com

banda mais estreita que o modelo padrão, melhorando assim o desempenho do PLL para

sinais ruidosos. As vantagens da malha dividia sobre o modelo padrão são explicadas

mais detalhadamente no Capítulo 4.

A placa "Cyclone II DSP Development Kit"da Altera, equipada com o FPGA EP2C70,

foi escolhida como plataforma para a implementação do demodulador PM digital. O

FPGA é um circuito lógico programável cujas características são: fácil programação,

baixo custo e capacidade de reprogramação. Estas características o tornam a melhor

opção para desenvolvimento de sistemas de processamento de sinais que requerem um

desempenho superior ao oferecido pelos processadores DSP.

A programação de um FPGA é realizada por softwares especíﬁcos para esse ﬁm. Estes

têm como entrada o circuito digital a ser implementado no FPGA, descrito com uma

linguagem de descrição de hardware, e as especiﬁcações de desempenho desse circuito.

Neste trabalho, foi utilizado o software Quartus II da Altera que aceita as linguagens HDL,

VHDL e Verilog HDL para descrição do circuito. A linguagem VHDL foi escolhida para

o projeto por ser a que possui maior bibliograﬁa. [10]

A implementação digital em FPGA do demodulador oferece mais ﬂexibilidade ao sis-

tema do que a implementação em circuito analógico, como as utilizadas nas estações de

Alcântara e Cuiabá para processar o sinal do SBCD. Esta maior ﬂexibilidade se dá devido

à capacidade de reprogramação do FPGA que possibilita alterar o processador de sinal

sem modiﬁcar o hardware da estação. Com isso caso se deseje substituir o demodulador

PM para o SBCD por uma nova versão que possua um melhor desempenho ou por um

outro processador de sinal com novas funcionalidades será preciso apenas reprogramar o

FPGA com o novo circuito digital. O uso de um PC para executar os últimos processa-

mentos no sinal também colabora para aumentar a ﬂexibilidade da estação EMM-Natal,

uma vez que o processamento é feito via software.

As principais contribuições deste trabalho são: o projeto e a implementação de de-

modulador PM digital utilizando um PLL de malha dividida para o SBCD; a analise de

4 CAPÍTULO 1. INTRODUÇÃO

desempenho dessa implementação com simulações, e testes com sinais reais; um circuito

para duplicar o limite de estimativa de fase de detector de fase digital com conversor

cartesiano-polar; a descrição de um método para simulação e teste de processadores de

sinal em FPGA usando o sofware DSP Builder e a ferramenta Signal Tap II do software

Quartus II.

O trabalho é apresentado da seguinte forma: o funcionamento do PLL analógico é

explicado no Capítulo 2 como introdução teórica; no Capítulo 3 é descrito o modelo ma-

temático do PLL digital usado; o projeto do DPLL é tratado no Capítulo 4; e no Capítulo 5

o resultado de sua implementação é apresentado. As simulações, os testes e a análise dos

resultados são mostrados e discutidos no Capítulo 6. Por último, no Capítulo 7, têm-se as

conclusões e as considerações ﬁnais do trabalho.

Capítulo 2

Malha para Sincronismo de Fase - PLL

2.1 Princípios

A malha para sincronismo de fase (Phase-Locked Loop - PLL) é um sistema que gera

um sinal de saída sincronizado com o sinal de entrada. Para atingir o sincronismo, um

sinal proporcional à diferença de fase instantânea entre os dois sinais, ou seja, proporci-

onal ao erro de fase, é gerado. Este sinal de erro é usado para ajustar a freqüência do

sinal de saída de forma que o erro de fase tenda a zero, ou a um valor mínimo constante.

Quando essa condição é alcançada os sinais de entrada e saída são ditos sincronizados

e o PLL em estado de lock. PLL’s são largamente utilizados para geração de clocks em

circuitos eletrônicos, e para demodulação de sinais em sistemas de comunicação. A ﬁgura

2.1 apresenta o diagrama de blocos do PLL analógico, onde seus três blocos funcionais,

o Detector de Fase (Phase Detector - PD), o Oscilador Controlado por Tensão (Voltage

Controlled Oscillator - VCO) e o Filtro de Malha (Loop Filter - LF), e suas respectivas

saídas são apresentadas.

Figura 2.1: Diagrama de blocos do PLL analógico no domínio do tempo

Os sinais u

e u

no diagrama da ﬁgura 2.1 são deﬁnidos como o sinal de entrada e

saída, e dados por:

(t) = A

sin



t + θ

(t)



(2.1)

(t) = A

sin



t + θ

(t)



(2.2)

6 CAPÍTULO 2. MALHA PARA SINCRONISMO DE FASE - PLL

em que A

e A

são, respectivamente, a amplitude do sinal de entrada e saída, ω

freqüência central do VCO, e θ

e θ

são os sinais em fase de entrada e saída.

Considerando o detector de fase linear, tem-se:

(t) = K



(t) −θ

(t)



= K

(θ

(t)) (2.3)

em que K

é o ganho do detector de fase, dado em volts/rad e θ

é o erro de fase.

A saída do ﬁltro de malha u

(t) é igual a:

(t) = u

(t) ⊗ f (t) (2.4)

em que f (t) é a resposta ao impulso do ﬁltro de malha e ⊗ é o operador de convolução.

O sinal em fase de saída varia segundo:

(t) = K



(τ)dτ (2.5)

O ganho K

do VCO é dado em

rad

s·volts

. Como mostrado em (3.5), a fase do sinal na saída

do VCO é dada pela integral do seu sinal de entrada.

A freqüência instantânea do sinal de entrada e saída são dadas por:

(t) = ω

dθ

(t)

= ω

+ ω

(t) = ω

dθ

(t)

= ω

+ ω

(2.6)

em que ω

e ω

são, respectivamente, o desvio de freqüência do sinal de entrada e de

saída em relação à freqüência central ω

. O desvio de freqüência do sinal de saída ω

função do sinal u

(t). Isso pode ser comprovado derivando (2.5) e substituindo em (2.6).

(t) = ω

+ K

·u

(t) (2.7)

Como pode ser analisada em (2.7), a freqüência do sinal de saída do VCO varia para

valores acima ou abaixo da freqüência central ω

dependendo do sinal de u

. A freqüência

central do VCO é ajustável, sendo normalmente conﬁgurada para corresponder à freqüên-

cia esperada do sinal de entrada.

Para compreender o princípio de operação do PLL, assume-se primeiramente que a

freqüência angular do sinal de entrada ω

é igual a freqüência central ω

. O VCO então

opera em sua freqüência central ω

. Com o erro de fase igual a zero, o sinal u

do detector

2.1. PRINCÍPIOS 7

de fase também é zero. Conseqüentemente o sinal de saída do ﬁltro de malha u

será zero.

Esta é a condição que permite o VCO operar em sua freqüência central, segundo (2.7).

Se o erro de fase θ

inicial não fosse zero, o PD iria retornar um sinal de saída u

não

nulo. Após algum atraso, o ﬁltro de malha também produziria um sinal u

ﬁnito. Isso

iria causar uma mudança de freqüência de operação do VCO de forma que o erro de fase

diminuísse até se tornar nulo.

Assumindo agora que a freqüência do sinal de entrada varie em ∆ω

no instante t

A fase do sinal de entrada θ

começa a se adiantar em relação à fase do sinal de saída

. Surge então um erro de fase que cresce com o tempo. Conseqüentemente o sinal u

retornado pelo PD também vai crescer e, com um atraso dado pelo ﬁltro de malha, u

também. Isso faz o VCO aumentar sua freqüência. O erro de fase então diminui e, após

um tempo de estabilização, o VCO vai oscilar exatamente na mesma freqüência que o

sinal de entrada. Dependendo do tipo de ﬁltro de malha usado, o erro de fase ﬁnal terá

sido reduzido para zero ou a um valor ﬁnito.

2.1.1 Detector de Fase com Multiplicador Linear

Detector de Fase é um circuito capaz de gerar um sinal proporcional à diferença de fase

entre dois sinais de entrada. Diversos circuitos podem ser utilizados para este ﬁm, entre

eles, o multiplicador linear, o ﬂip-ﬂop JK e o Phase-Frequency-Detector (PFD). O mais

popular entre eles é o multiplicador linear [11]. Um PLL que utiliza o multiplicador linear

como detector de fase, sincroniza o sinal de saída e o de entrada com uma defasagem

de π/2 rad, por isso, na análise de PLL que utilizem esse detector de fase, é preferível

expressar o sinal de saída como um co-seno ao invés de um seno, para que a diferença de

fase na situação de sincronismo seja nula e não π/2 rad. Portanto, a função de u

(t) para

o caso do PLL com detector de fase tipo multiplicador linear será expressa pela equação

a seguir ao invés de (2.2) [12].

(t) = A

cos



t + θ

(t)



(2.8)

Realizando a multiplicação entre (2.1) e (2.8) tem-se:

(t) =

(sin(θ

(t) −θ

(t)) + cos(2ω

t + θ

(t) + θ

(t))) (2.9)

O ﬁltro de malha após o detector é passa baixa, e projetado de forma a atenuar a com-

ponente AC de alta freqüência gerada pelo detector de fase. Assim, o sinal efetivo do

8 CAPÍTULO 2. MALHA PARA SINCRONISMO DE FASE - PLL

detector de fase é:

(t) = K

sin(θ

(t) −θ

(t)) (2.10)

onde K

é o ganho do detector, sendo igual a

e dado em volts/rad. Observe que

é necessário A

e A

serem constantes para que o sinal do detector de fase varie apenas

segundo a diferença de fase. Normalmente, o sinal do VCO possui uma amplitude ﬁxa,

mas o sinal de entrada pode requerer o uso de um Controlador Automático de Ganho

(CAG) para obter essa condição.

A diferença entre a fase de entrada e a de saída, θ

(t) −θ

(t), será denominada de

erro de fase e representada por θ

(t), e a diferença entre a freqüência do sinal de entrada e

a de saída por ω

(t). Se o erro de fase for pequeno e permanecer assim para todo instante

posterior, o que implica em o PLL atingir o sincronismo (ω

= 0), a equação (2.10) pode

ser aproximada pela equação linear (2.3) porque sin(θ

) ≈ θ

para θ

pequeno. Caso o

sincronismo não fosse alcançado, o módulo do erro de fase iria crescer com o tempo até

sair da região linear da função seno, inviabilizando o uso do modelo linear.

2.1.2 Filtro de Malha tipo PI

O tipo de ﬁltro de malha utilizado e os seus parâmetros determinam características

da dinâmica do PLL como região de lock e pull-in, tempo de sincronização, resposta

em freqüência, erro em regime e estabilidade. A função de transferência do ﬁltro de

malha é projetada para que o erro de fase em regime seja zero ou próximo de zero, além

de eliminar a componente AC de alta freqüência gerada por alguns circuitos detectores

de fase [12]. Fazendo uma analogia a um sistema de controle, o Filtro de Malha é o

controlador do sistema.

O número de pólos de um PLL, ou sua ordem, é igual ao número de pólos do seu Filtro

de Malha, mais um, devido ao pólo existente no VCO; isto pode ser veriﬁcado analisando

a função de transferência do modelo linear do PLL que será apresentada na seção 2.2.1.

A ordem do PLL determina sua capacidade de atingir sincronismo com diferentes sinais.

Um PLL de primeira ordem pode adquirir sincronismo com erro de fase nulo apenas

com sinais que possuam desvio de freqüência nulo. Os de segunda ordem são capazes

de atingir sincronismo com sinais que apresentam desvio de freqüência sem erro de fase,

no entanto, não são capazes de sincronizar com erro de fase em regime nulo quando o

sinal de entrada apresenta aceleração em fase, para isso, um PLL de terceira ordem se faz

necessário. PLL de ordem mais elevada são mais robustos a ruídos, mas o projeto de seus

parâmetros é mais complexo, por isso, os Filtros de Malha mais populares na prática são

os de primeira ordem, que levam a PLLs de segunda ordem. Apesar de não conseguir um

2.1. PRINCÍPIOS 9

erro em regime nulo quando o sinal apresenta aceleração em fase, um PLL de segunda

ordem pode manter o erro de fase pequeno e constante nesta situação, dependendo dos

parâmetros do seu Filtro de Malha e da intensidade da aceleração de fase. Por isso, apesar

da existência de aceleração de fase no sinal do SBCD, optou-se por utilizar um Filtro de

Malha de primeira ordem.

Como não é objetivo deste trabalho apresentar os diversos tipos de ﬁltro de malha de

primeira ordem existentes, restringe-se a apresentar o ﬁltro PI que foi usado no projeto do

demodulador. Referências sobre outros tipos de ﬁltros de malha podem ser encontradas

em [11, 13]. O termo PI vem da teoria de sistemas de controle que signiﬁca proporcional

+ integral. A ação integral e proporcional deste ﬁltro e os parâmetros que as ponderam

são bem visíveis no diagrama de blocos do ﬁltro, ﬁgura 2.2. A função de transferência do

ﬁltro PI é dada por [11, 12, 13]:

F(s) =

(s)

s + G

(2.11)

em que G

é o ganho proporcional e G

o ganho integral. A resposta em freqüência desse

ﬁltro é apresentada pela ﬁgura 2.3.

Figura 2.2: Diagrama de blocos do ﬁltro PI

2.1.3 Sinais em Fase

A análise da dinâmica de sistemas de controle linear é normalmente feita utilizando-

se o conceito de função de transferência. A função de transferência relaciona o sinal de

entrada com o sinal de saída no domínio da freqüência [14]. No caso do PLL, o sinal

de entrada e de saída são ondas senoidais dadas respectivamente por (2.1) e (2.2). A

informação transmitida por esses sinais não se encontra na amplitude, nem na freqüência

10 CAPÍTULO 2. MALHA PARA SINCRONISMO DE FASE - PLL

Figura 2.3: Resposta em amplitude do ﬁltro PI

, e sim na fase, por isso, a função de transferência de interesse, neste caso, é:

H(s) =

(s)

em que, Θ

(s) e Θ

(s) são respectivamente a transformada de Laplace dos sinais em fase

(t) e θ

(t).

O PLL é um sistema que trabalha com sinais em fase, sendo a informação da amplitude

e freqüência do sinal de entrada desprezadas. Sua função de transferência é dada entre o

sinal em fase de entrada e de saída do sistema no domínio da freqüência. Por isso é preciso

se familiarizar com o conceito de sinais em fase, antes de dar seqüência a análise dos PLL

no domínio da freqüência. Para isso serão analisados alguns sinais simples em fase que

são freqüentemente usados na análise analítica e em simulações de um PLL. Os sinais

degrau de fase, rampa de fase e rampa de freqüência permitem analisar o desempenho

do PLL para sincronização com diversos sinais existentes na prática. O degrau de fase é

observado em modulações de fase tipo PSK; a rampa de fase, ou degrau de freqüência, é

comum nos sinais com modulação em freqüência, ou quando a freqüência da portadora

possui uma defasagem em relação à ω

; e a rampa de freqüência é utilizada para analisar o

desempenho do PLL para sincronizar com uma portadora que possua aceleração de fase,

o que ocorre quando há efeito Doppler no sinal de entrada.

A ﬁgura 2.4 apresenta um degrau de fase, que é descrito como:

(t) = ∆φ ·µ(t) (2.12)

em que µ(t) é a função degrau unitário. Nesse caso a fase θ

(t) varia ∆φ no instante t = 0.

2.1. PRINCÍPIOS 11

Figura 2.4: Degrau de fase

A rampa de fase ou degrau de freqüência, ilustrado na ﬁgura 2.5 é dado por:

(t) = ∆ωt µ(t) (2.13)

(t) = A

sin[ω

t + θ

(t)]

(t) = A

sin[ω

t + ∆ωt µ(t)]

Por último temos a rampa de freqüência, ﬁgura 2.6. Um sinal cujo desvio de freqüên-

cia varia linearmente com o tempo, conforme a equação ω

(t) = R ·t ·µ(t), em que R é a

taxa de variação da freqüência angular dada em

rad

, caracteriza uma rampa de freqüência.

Realizando a integral de ω

para obter o sinal em fase chega-se a:

(t) =



R ·τ ·µ(τ) dτ (2.14)

(t) = A

sin



t +

µ(t)



12 CAPÍTULO 2. MALHA PARA SINCRONISMO DE FASE - PLL

Figura 2.5: Rampa de fase ou degrau de freqüência

2.2 Análise do PLL Analógico no Domínio da Freqüência

2.2.1 Função de Transferência

Conforme foi explicado na seção 2.1.3, a função de transferência de interesse é dada

entre a fase do sinal de entrada e a fase do sinal de saída. Para facilitar o cálculo da função

de transferência será utilizado o diagrama de blocos do PLL no domínio da freqüência.

Este diagrama é obtido aplicando a transformada de Laplace em (2.3), (2.4) e (2.6), com

isso tem-se:

(s) = K

[Θ

(s) −Θ

(s)] = K

(s) (2.15)

(s) = U

(s) ·F(s) (2.16)

(s) =

·U

(s) (2.17)

O diagrama apresentado pela ﬁgura 2.7 é obtido utilizando (2.15), (2.16) e (2.17). É

importante lembrar que o diagrama apresentado é do modelo linear do PLL. Na prática

os PLL apresentam um detector de fase não linear que não poderia ser modelado por um

simples comparador.

A partir do diagrama de blocos da ﬁgura 2.7 tem-se que a função de transferência

2.2. ANÁLISE DO PLL ANALÓGICO NO DOMÍNIO DA FREQÜÊNCIA 13

Figura 2.6: Rampa de freqüência

Figura 2.7: Diagrama de blocos do PLL analógico no domínio da freqüência

H(s) é:

H(s) =

(s)

F(s)

s + K

F(s)

(2.18)

Outra função de transferência importante no estudo do PLL é a função entre a fase de

entrada Θ

(s) e o erro de fase Θ

(s) = Θ

(s) −Θ

(s) , dada abaixo, e que também pode

ser obtida a partir do diagrama de blocos da ﬁgura 2.7.

(s) =

(s)

s + K

F(s)

(2.19)

A relação entre a função de transferência H(s) e H

(s) pode ser calculada facilmente

14 CAPÍTULO 2. MALHA PARA SINCRONISMO DE FASE - PLL

substituindo Θ

(s) por Θ

(s) −Θ

(s) em (2.19).

(s) = 1−H(s) (2.20)

Para analisar a função de transferência do PLL com ﬁltro de malha tipo PI deve-se subs-

tituir (2.11) em (2.18) e (2.19).

H(s) =

(s)

s + K

+ K

s + K

(2.21)

(s) =

(s)

+ K

s + K

(2.22)

Em sistema de controle é uma pratica comum colocar o denominador no formato

padrão s

+ 2ξω

+ ω

. Onde ω

é a freqüência natural do sistema e ξ o fator de amorte-

cimento. Colocando o sistema no formato padrão é possível utilizar as técnicas que foram

desenvolvidas para analisar o sistema neste formato [7, 11, 12]. As equações (2.21) e

(2.22) vão assumir esta forma realizando as substituições:

= ω

(2.23)

= 2ξω

(2.24)

Com isso tem-se:

H(s) =

(s)

2ξω

+ ω

+ 2ξ ω

+ ω

(2.25)

(s) =

(s)

+ 2ξ ω

+ ω

(2.26)

2.2.2 Diagrama de Bode

A análise da resposta transitória de um sistema de controle linear pode ser feita com o

diagrama de Bode de sua função de transferência. O diagrama de Bode é obtido fazendo

s = jω em H(s), e desenhando o gráﬁco de |H(ω)| utilizando uma escala logaritma para

ambos os eixos. [14]

O fator de amortecimento ξ tem uma importante inﬂuência na resposta transitória e em

regime do sistema. Se ξ = 1 o sistema é criticamente amortecido. Para ξ < 1 o sistema é

subamortecido, o que implica em uma deformação em amplitude de sinais com freqüência

2.2. ANÁLISE DO PLL ANALÓGICO NO DOMÍNIO DA FREQÜÊNCIA 15

em torno de ω

. Para ξ > 1 o sistema é sobreamortecido, o que resulta em uma resposta

de amplitude plana para baixa freqüência, livre de deformação, mas um transitório lento,

o que signiﬁca que o PLL demora a sincronizar com o sinal. Na ﬁgura 2.8 e 2.9, tem-

se respectivamente o diagrama de Bode de (2.25) e (2.26) para diversos ξ. A escala de

freqüência foi normalizada com a freqüência natural ω

para que o gráﬁco seja válido

para qualquer ω

Figura 2.8: Diagrama de Bode da função de transferência de fase H(ω) do PLL com Filtro

de Malha tipo PI

A banda de um PLL é dada pela freqüência em que o ganho atinge −3dB no diagrama

de Bode de H(s), ω

3dB

. Esta freqüência é dada por [11, 12, 13]:

3dB

= ω



1 + 2ξ



(1+ 2ξ

)

+ 1



1/2

(2.27)

Como exemplo, para o caso de ξ = 0.707, ω

3dB

= 2,06ω

Se a entrada do PLL for um sinal com modulação, o PLL irá tentar acompanhar a

variação de θ

(t) devido a modulação. No entanto, o PLL não terá dinâmica para acom-

panhar a modulação se a banda base de θ

(t) for maior que a banda do PLL ω

3dB

. O

sinal modulante neste caso irá aparecer no erro θ

(t) devido a incapacidade da saída do

PLL θ

(t) de acompanhar a variação de θ

(t). Isto pode ser visto através dos gráﬁcos

da resposta em amplitude de H(s) e H

(s). Através da resposta em amplitude de H

(s)

é possível observar que, estando o PLL sincronizado com a portadora, sinais modulante

de freqüência superior a ω

3dB

irão aparecer no sinal de erro de fase do PLL com ganho

aproximadamente 1.

16 CAPÍTULO 2. MALHA PARA SINCRONISMO DE FASE - PLL

Figura 2.9: Diagrama de Bode da função de transferência de fase H

(ω) do PLL com

Filtro de Malha tipo PI

2.2.3 Erro em Regime para Diferentes Sinais de Excitação

O erro em regime é deﬁnido como o desvio da variável controlada em relação à refe-

rência após o ﬁm da resposta transitória, lim

t→∞

[e(t)] [14]. Com a função de transferência

(s) e usando o teorema do valor ﬁnal [14] é possível calcular o erro em regime para

um dado sinal Θ

(s). Para ver como o PLL com ﬁltro tipo PI se acomoda para diferentes

sinais de entrada, calcula-se o seu erro em regime para os sinais degrau de fase, degrau de

freqüência e rampa de freqüência usando o teorema do valor ﬁnal e (2.26.

lim

t→∞

[θ

(t)] = lim

s→0

[s ·H

(s) ·Θ

(s)] = lim

s→0

+ 2ξω

+ ω

(s) (2.28)

Aplicando a transformada de Laplace nos sinais de fase (2.12), (2.13) e (2.14) tem-se

que para o degrau de fase, rampa de fase e rampa de freqüência Θ

(s) é dado respectiva-

mente por

∆φ

∆ω

. Substituindo cada Θ

(s) na equação (2.28) e calculando o erro

em regime para cada um deles veriﬁca-se que apenas para a rampa de freqüência o erro

em regime não é nulo sendo dado por θ

(∞) =

. Isso signiﬁca que apesar de não nulo

o erro pode, segundo o modelo linear do PLL, se manter constante. Lembrando que este

modelo só é válido se θ

for pequeno, como visto na seção 2.1.1. Portanto, θ

(∞) =

deve ser pequeno para que esta equação seja válida.

2.3. DINÂMICA DO PLL ANTES DO SINCRONISMO 17

2.3 Dinâmica do PLL antes do Sincronismo

Até o momento foi estudada a resposta do PLL considerando o seu modelo linear que

só é válido quando o PLL atinge ou encontra-se muito próximo do sincronismo, seção

(2.1.1). Ainda resta analisar a dinâmica do PLL fora de sincronismo para determinar em

que condições o sincronismo pode ser alcançado, como este processo ocorre e quais os

parâmetros que o regem. Nesta seção é feita uma análise do PLL fora de sincronismo

utilizando simpliﬁcações e equações retiradas da literatura sobre PLL, a ﬁm de evitar a

complexa teoria de sistemas não-linares.

Três parâmetros da dinâmica do PLL não sincronizados são importantes no projeto de

um PLL para uma aplicação prática. A região de lock (∆ω

lock

), a região de pull-in (∆ω

)

e o limite de estabilidade, ou freqüência de pull-out (∆ω

Antes do início do processamento do sinal de entrada, o VCO encontra-se em sua

freqüência central ω

. Assim, quando o sinal é aplicado, o erro de freqüência inicial

(0) é igual ao desvio de freqüência do sinal de entrada ω

(0). Se o desvio de freqüên-

cia estiver dentro da região de lock, ou seja, for menor que ∆ω

lock

, o sincronismo é

alcançado de forma rápida. Caso o erro de freqüência seja maior do que ∆ω

lock

, mas es-

tiver dentro do limite da região de pull-in (∆ω

), o sincronismo ainda ocorre, mas passa

por um processo lento, denominado de pull-in, que envolve a perda de um ou mais ci-

clos do sinal de entrada [3]. Se o desvio de freqüência inicial for superior a ∆ω

não é

mais garantido que o sistema alcance o sincronismo. Por isso, todos os PLL utilizados na

prática são projetados para trabalharem na região de lock, ou no máximo até a região de

pull-in.

O cálculo de ∆ω

lock

e o processo de pull-in serão apresentados nas seções seguin-

tes. O terceiro parâmetro citado, a freqüência de pull-out (∆ω

), é o menor degrau de

freqüência capaz de levar um PLL do estado de sincronismo de volta para o processo de

pull-in. A Figura 2.10 apresenta um gráﬁco demonstrando a relação de tamanho entre

essas regiões.

Figura 2.10: Relação entre região de lock, pull-out e pull-in.

18 CAPÍTULO 2. MALHA PARA SINCRONISMO DE FASE - PLL

2.3.1 Região de Lock

A região de lock delimita o desvio de freqüência do sinal de entrada que o PLL é

capaz de rastrear rapidamente. A freqüência ∆ω

lock

, que delimita esse intervalo, pode ser

calculada supondo o sistema inicialmente fora de sincronismo com um erro de freqüência

inicial igual a ω

, e que este erro de freqüência permaneça constante ao longo do tempo.

Partindo de (2.10), tem-se que o sinal de saída do detector de fase é:

(t) = K

sin[θ

(t) −θ

(t)]

(t) = K

sin[θ

(t)]

O sinal de saída do detector de fase supondo ω

constante será denotado de u



(t).

A notação diferente é para enfatizar que não se trata do sinal real u

(t), em que ω

função do tempo, e sim de um simpliﬁcação do mesmo usada para o cálculo aproximado

da região de lock. Uma vez que o sinal em fase é a integral do sinal em freqüência, tem-se:



(t) = K

sin









(t) = K

sin(ω

O sinal após o ﬁltro de malha é então dado por:



(t) = K

F(ω

) sin(ω

t) (2.29)

em que u



é a saída do ﬁltro de malha para a entrada u



e F(ω

) é o ganho do ﬁltro.

Substituindo u



(t) em (2.7) veriﬁca-se que esse sinal senoidal irá modular em freqüência

a portadora ω

da saída do VCO:



(t) = ω

+ K

F(ω

) sin(ω

O desvio máximo de freqüência ∆ω do sinal ω



é igual a:

∆ω = K

F(ω

) (2.30)

Caso ω

< ∆ω, o sincronismo irá ocorrer de forma rápida. Isto pode ser mais bem

visualizado através das Figuras 2.11a e 2.11b, que apresentam a freqüência de entrada e a

freqüência de saída do PLL para os casos em que ω

> ∆ω e ω

= ∆ω, respectivamente.

No primeiro caso, a freqüência de saída não alcança a de entrada, portanto o sistema não

2.3. DINÂMICA DO PLL ANTES DO SINCRONISMO 19

irá entrar em sincronismo de forma rápida. O segundo caso, apresenta a situação limite

para que o sincronismo ocorra de forma rápida, com a freqüência de saída alcançando a

freqüência de entrada no pico da modulação. Portanto, a freqüência limite da região de

lock ∆ω

lock

é calculada fazendo ω

= ∆ω em (2.30), ou seja:

∆ω

lock

= K

F(∆ω

lock

) (2.31)

Esta é uma equação não linear, no entanto como se sabe que ∆ω

lock

é normalmente

muito maior que a curva de ganho

de |F(ω)| (Figura 2.3) [11, 12, 13], é possível

linearizar a função |F(∆ω

lock

)| e com isso facilitar o cálculo da região de lock.

F(ω) =

j G

ω + G

j ω

= G

− j

|F(∆ω

lock

)| =



∆ω

lock

≈ G

, para ∆ω

lock



(2.32)

Substituindo (2.32) em (2.31) e utilizando a equação (2.24) se chega a:

∆ω

lock

= 2ξω

(2.33)

Deve-se lembrar que este valor é para o caso especíﬁco do PLL com detector de fase

com multiplicador linear e ﬁltro de malha tipo PI.

2.3.2 Região de Pull-In

Quando o erro de freqüência inicial é maior do que ∆ω

lock

e menor que um limite

∆ω

é dito que o PLL esta operando na região de pull-in. Nesta região a freqüência média

do PLL caminha em direção a freqüência do sinal de entrada de forma lenta, ocorrendo

à perda de alguns ciclos do sinal de entrada antes do sincronismo ser atingido. Esse

deslocamento lento da freqüência média do PLL se da por um processo denominado de

pull-in.

Para compreender o processo de pull-in vamos retornar a equação (2.29) onde foi

veriﬁcado que, quando o sistema não se encontra em sincronismo, o sinal de entrada do

VCO (u

) é uma senoide com freqüência igual ao erro de freqüência ω

. Nessa equação

foi considerado constante o que não ocorre no sistema real devido a realimentação.

Como pode ser visto pela Figura 2.11a, ω

varia com o tempo. A freqüência do VCO

cresce durante o ciclo positivo de u

e decresce durante o ciclo negativo. Isto faz com que

assuma um valor mínimo ω

min

quando ω

é modulado no sentido positivo, e um valor

20 CAPÍTULO 2. MALHA PARA SINCRONISMO DE FASE - PLL

Figura 2.11: Processo de sincronismo. a) ω

> ∆ω, a freqüência de saída não alcança a

de entrada, portanto um processo rápido de sincronismo não ocorre. b) ω

= ∆ω, nesse

caso, o sincronismo se dá de forma rápida.

2.3. DINÂMICA DO PLL ANTES DO SINCRONISMO 21

Figura 2.12: A freqüência de saída do VCO é não-harmônica quando o PLL não esta

sincronizado. Isso faz com que a freqüência média do sinal de saída seja deslocada em

direção a freqüência de referência.

máximo ω

max

quando ω

é modulado no sentido negativo. Este processo faz com que ω

seja modulado de forma não harmônica, com a metade do ciclo em que ω

é modulada no

sentido positivo durando mais que do que no sentido negativo. A Figura 2.12 ilustra essa

situação. Como conseqüência, a freqüência média de saída do VCO assume um valor

maior do que ω

, reduzindo a diferença de freqüência entre o sinal de entrada e saída.

Este processo, denominado de pull-in, é regenerativo, continuando até que a diferença

de freqüência se torne igual a ∆ω

lock

, quando o PLL entra na região de lock e alcança o

sincronismo sem perder mais nenhum ciclo. A Figura 2.13 mostra o comportamento de

um PLL partindo da região de pull-in até alcançar o sincronismo.

Análises matemáticas demonstram que para alguns ﬁltros de malha o processo de

pull-in só ocorre se a diferença de freqüência for menor que um valor crítico ω

. Sendo

o cálculo desse limite bastante complexo. No entanto, para o caso do ﬁltro de malha tipo

PI, ω

→ ∞. Isto porque o ganho DC deste ﬁltro é teoricamente inﬁnto, fazendo com que

um nível mínimo de não-harmonicidade do sinal u

seja o suﬁciente para dar início ao

processo de pull-in. [11, 12, 13]

2.3.3 Região de Pull-Out

A região de pull-out é considerada o limite de operação estável do PLL. O limite

desta região é deﬁnido como o menor degrau de freqüência capaz de fazer com que o

PLL perca o sincronismo e volte ao processo de pull-in. As equações da região de pull-

out são derivadas de simulações computacionais. A região de pull-out ∆ω

é superior a

22 CAPÍTULO 2. MALHA PARA SINCRONISMO DE FASE - PLL

Figura 2.13: Processo de pull-in

região ∆ω

lock

, sendo aproximadamente igual a [11, 12, 13]:

∆ω

= 1.8ω

(ξ + 1) (2.34)

2.4 Conclusões e Considerações Finais

Neste Capítulo foi introduzido o princípio de funcionamento de PLL no estado de

sincronismo e fora de sincronismo, assim como alguns dos parâmetros de desempenho

do PLL nesses dois estados. Foi utilizado como modelo para estudo desses parâmetros

o PLL com arquitetura padrão, ﬁltro de malha PI e detector de fase com multiplicador

linear.

Os parâmetros de desempenho fator de amortecimento, banda do PLL e região de lock

são geralmente utilizados no projeto de PLLs. A equação para o cálculo da banda do PLL

apresentada pode ser usada para o projeto de qualquer PLL com ﬁltro de malha PI por

ser independente do detector de fase. Isso porque esse parâmetro é calculado supondo o

detector de fase operando exclusivamente na região linear. O cálculo da região do lock,

por sua vez, depende da máxima amplitude de saída do circuito detector de fase, isso pode

ser analisado na equação 2.31. Portanto, a região de lock para PLLs com ﬁltro PI mas com

detectores de fase com respostas diferentes é distinta.

Estes parâmetros também podem ser utilizados no projeto de um PLL Digital. Por

se mais fácil de calcular esses parâmetros no domínio do tempo contínuo, é uma prática

comum converter o modelo no tempo discreto para o modelo no tempo contínuo quando se

esta projetando um PLL Digital. Conforme será visto no Capítulo 4, essa metodologia foi

empregada no projeto do DPLL em questão, que possui ﬁltro de malha PI e um detector

de fase com conversor cartesiano-polar.

Capítulo 3

PLL Digital

O PLL Digital é constituído pelos mesmos blocos funcionais do PLL analógico sendo

que implementados com circuitos digitais. O oscilador controlável é implementado com

um circuito digital denominado Numerical Controlled Oscilator (NCO). A ﬁgura 3.1

apresenta o diagrama de bloco do PLL digital. A função de transferência desses blo-

cos e os sinais de saída em fase e erro de fase do sistema serão apresentados nas seções

desse capítulo.

Figura 3.1: Diagrama de blocos do DPLL

3.1 Detector de Fase com Conversor Cartesiano-Polar

Neste projeto foi utilizado um circuito com um conversor cartesiano-polar como de-

tector de fase [6]. As vantagens da utilização do detector de fase com conversor cartesiano-

polar em relação ao detector de fase com multiplicador são: região de comportamento li-

near mais larga, o que aumenta a região de lock, e maior robustez a variações de amplitude

no sinal de entrada, uma vez que, sua resposta não depende desta variável. A desvantagem

da utilização do conversor cartesiano-polar é o processamento requerido que é superior

a do multiplicador. A ﬁgura 3.2 e 3.3 apresentam duas arquiteturas para um detector de

fase com conversor cartesiano-polar.

24 CAPÍTULO 3. PLL DIGITAL

Figura 3.2: Detector de Fase com conversor cartesiano-polar para duas entradas comple-

xas

Figura 3.3: Detector de Fase com conversor cartesiano-polar para uma entrada real e outra

complexa

3.1. DETECTOR DE FASE COM CONVERSOR CARTESIANO-POLAR 25

Na arquitetura da ﬁgura 3.2, os dois sinais de entrada, u

[n] e u

[n], do detector devem

estar decompostos em uma componente em fase e uma em quadratura. Assim esses sinais

são dados por:

[n] = i

[n] + j ·q

[n] = A

cos(ω

n + θ

[n]) + jA

sin(ω

n + θ

[n])

[n] = i

[n] + j ·q

[n] = A

cos(ω

n + θ

[n]) + jA

sin(ω

n + θ

[n]) (3.1)

O multiplicador complexo realiza a multiplicação entre u

[n] e o conjugado de u

[n], re-

presentado por ¯u

[n]. Descrevendo u

[n] e ¯u

[n] na forma de fasores, u

[n] = A

j(ω

n+θ

[n])

e ¯u

[n] = A

−j(ω

n+θ

[n]

, ﬁca fácil calcular o resultado da multiplicação.

[n] · ¯u

[n] = A

j(θ

[n]−θ

[n])

A saída de fase do conversor cartesiano-polar para o sinal acima é:





j(θ

[n]−θ

[n]



= θ

[n] −θ

[n] (3.2)

Com isso, é gerado um sinal igual à diferença de fase entre os dois sinais de entrada do

detector. Este é o sinal de erro de fase, dado por:

[n] = θ

[n] −θ

[n] (3.3)

Aplicando a transformada Z, tem-se:

(z) = Θ

(z) −Θ

(z) (3.4)

Como foi visto, o detector apresentado pela ﬁgura 3.2 requer que os dois sinais de

entrada estejam decompostos em uma componente em fase e outra em quadratura. Para o

caso de um dos sinais de entrada não estar decomposto, o circuito da ﬁgura 3.3 é utilizado

[11, 13]. Este circuito é baseado nas identidades trigonométricas:

sin(u) ·sin(v) =

[cos(u −v) −cos(u + v)] (3.5)

sin(u) ·cos(v) =

[sin(u −v) + sin(u + v)] (3.6)

Segundo essas identidades, o resultado da multiplicação do sinal de entrada u

[n] =

sin(ω

n + θ

[n]) com i

[n], e q

[n], componentes de u

[n], descritos em (3.1), é dado

26 CAPÍTULO 3. PLL DIGITAL

respectivamente por:

·sin(ω

n + θ

[n]) ·sin(ω

n + θ

[n])

[cos(θ

[n] −θ

[n]) −cos(2ω

n + θ

[n] + θ

[n])] (3.7)

·sin(ω

n + θ

[n]) ·cos(ω

n + θ

[n])

[sin(θ

[n] −θ

[n]) + sin(2ω

n + θ

[n] + θ

[n])] (3.8)

Passando os sinais (3.7) e (3.8) por um ﬁltro passa baixa para eliminar a componente

de alta freqüência, e considerando a resposta dos ﬁltros desprezível, tem-se:

[n] =

[cos(θ

[n] −θ

[n])]

[n] =

[sin(θ

[n] −θ

[n])]

em que i

[n] e q

[n] são as entradas x e y do conversor cartesiano-polar. A saída do

conversor para esses sinais é a mesma do circuito da ﬁgura 3.2, apresentada na equação

(3.2).

O circuito conversor cartesiano-polar usado para o cálculo da fase do sinal foi desen-

volvido segundo o algoritmo CORDIC no modo vetorial.

3.1.1 Algoritmo CORDIC

O CORDIC é um algoritmo bastante utilizado para implementação em hardware the

operações trigonométricas. Todas as funções trigonométricas, como as funções de con-

versão polar-cartesiano e cartesiano-polar, podem ser derivadas de funções para rotação

de vetores. O CORDIC (COordinate Rotation DIgital Computer) [15] provê um método

interativo para realizar rotação de vetores com ângulos arbitrários usando apenas deslo-

camentos e somas, operações fáceis de serem implementadas em circuitos digitais. O

algoritmo é derivado da transformada de rotação:



= x cosφ −y sinφ



= ycosφ −x sinφ

3.1. DETECTOR DE FASE COM CONVERSOR CARTESIANO-POLAR 27

que rotaciona um vetor no plano cartesiano por um ângulo de φ. Estas funções podem ser

rearranjadas para:



= cosφ ·[x −y tanφ]



= cosφ ·[y −x tanφ]

Se o ângulo de rotação for restringido de forma que tan(φ) = ±2

−i

, a multiplicação

pelo termo da tangente é reduzida para uma simples operação de deslocamento. Ângulos

arbitrários de rotação podem ser obtidos realizando uma série de rotações por ângulos

elementares decrescentes (δ

= arctan(2

−i

), i = 0, 1, 2, ...), onde a direção da rotação é

decidida a cada interação i. O termo cos(δ

) se transforma em uma constante, porque

cos(δ

) = cos(−δ

). A rotação interativa pode então ser expressa como:

i+1

= K

−y

·d

·2

−i

]

i+1

= K

+ x

·d

·2

−i

]

em que:

= cos(tan

−1

) =

√

1 + 2

−2i

= ±1

A remoção da constante de ganho K

da equação interativa leva a um algoritmo ape-

nas com deslocamentos e somas que realiza rotação de vetores. O produto dos ganhos

pode ser aplicado em outra parte do sistema ou tratado como um ganho do processo.

Este produto se aproxima de 0.6073 a medida que o número de interação vai para o inﬁ-

nito. Portanto, removendo os ganhos K

, o algoritmo terá um ganho de aproximadamente

0.607

= 1.647. O ganho exato depende do número de interações, e obedece a relação:

∏



1 + 2

−2i

em que, n é o número de interações.

O ângulo total de rotação é calculado utilizando um somador que acumula o ângulo

de rotação de cada interação. O acumulador de ângulos adiciona uma terceira equação

diferencial ao algoritmo CORDIC:

i+1

= z

−d

·tan

−1

−i

)

Existem dois modos de operação do CORDIC: o modo vetorial, em que o vetor de

28 CAPÍTULO 3. PLL DIGITAL

entrada é rotacionado até que y = 0; e o modo rotacional, em que o vetor é rotacionado

por um ângulo arbitrário. O conversor cartesiano-polar do detector de fase é obtido com

o algoritmo do modo vetorial, descrito abaixo:

i+1

= x

−y

·d

·2

−i

i+1

= y

+ x

·d

·2

−i

i+1

= z

−d

·tan

−1

−i

)

em que

= +1 se y

< 0, senão d

= −1

Após algumas interações as variáveis tendem a:

= A



+ y

= 0

= z

+ tan

−1





∏



1 + 2

−2i

Colocando como condição inicial:

= 0

= i[n]

= q[n]

tem-se:

= tan

−1

(q[n]/i[n])

O CORDIC vetorial como apresentado só pode rotacionar ângulos entre −π/2 e +π/2

rad. Isto porque o somatório dos ângulos elementares tende a um valor ﬁnito pouco maior

que π/2 rad (

∑

∞

i=0

≈ 1,1 ·

). Para que o sistema seja capaz de trabalhar em todos

os quadrantes do plano cartesiano é necessário um algoritmo que adicione uma rotação

inicial de 0 ou π rad, ou ±π/2 rad. O algoritmo para a rotação de 0 ou π rad, descrito

abaixo, foi escolhido por ser o que consome menos recursos quando implementado em

um FPGA [15].



= d ·x

3.1. DETECTOR DE FASE COM CONVERSOR CARTESIANO-POLAR 29



= d ·y

d = −1 se x < 0, senão d = +1



= z se d = +1, senão z



= z −π

O CORDIC foi implementado com a arquitetura assíncrona (ﬁgura 3.4) [15]. Esta ar-

quitetura é a que resulta no código de descrição de hardware mais simples, e a que possui

menor atraso de propagação entre um sinal de entrada e sua respectiva saída. Sua desvan-

tagem é o alto consumo de unidades lógicas se comparada com a arquitetura interativa

[15], também passiveis de ser implementada. O fator preponderante para sua escolha foi

a maior simplicidade de seu código, o que resultou em um menor tempo para implemen-

tação da função.

Figura 3.4: CORDIC com arquitetura assíncrona

A ﬁgura 3.5 apresenta a resposta do detector de fase usando o CORDIC como conver-

sor cartesiano polar. Observe que a região de comportamento linear se estende de −π a

+π rad, limite de estimativa de fase do detector, e que um erro de 2π rad ocorre quando

essa região é ultrapassada.

30 CAPÍTULO 3. PLL DIGITAL

Figura 3.5: Resposta do detector de fase em função da diferença de fase

3.1.2 Circuito Duplicador de Estimativa de Fase

A região de estabilidade (∆ω

) e a região de lock (∆ω

lock

) do PLL são proporcionais

à região linear do detector de fase. Por isso, para melhorar o desempenho do PLL, foi

adicionado um circuito na saída de fase do conversor cartesiano-polar para aumentar o

limite de estimativa de fase de −π a +π rad para −2π a +2π rad.

O circuito desenvolvido acrescenta um bit em seu sinal de entrada, para duplicar o mó-

dulo máximo do ângulo permitido, detecta se houve variação superior a π entre a entrada

atual e a anterior, o que caracteriza uma extrapolação do limite de estimação do circuito

anterior; caso positivo, realiza uma transição em sua máquina de estado. Dependendo do

estado da máquina um valor de −2π é somado ou não ao sinal de entrada para gerar a

saída. Por esse circuito digital ter sido implementado utilizando a aritmética de comple-

mento a 2 e por 2π ser o maior módulo representável, o valor de −2π equivale a +2π

quando somado com um número negativo devido ao transbordo no módulo do resultado.

Por exemplo, suponha que em um período de amostragem o detector de fase retorne

178

, e na amostra seguinte a diferença de fase aumente em 5

. Como o módulo máximo

na saída do conversor cartesiano-polar é 180

, uma diferença de fase de −177

é retornada

no lugar de 183

, ver ﬁgura 3.5. O circuito para estender a estimativa de fase detecta a

variação superior a π rad entre as duas entradas consecutivas, |(−177

)−(178

)|> 180

Essa detecção leva o circuito a um estado em que sua saída passa a ser igual ao seu sinal

de entrada mais 360

. Com isso, a entrada de −177

gera uma saída correta de 183

A ﬁgura 3.6 apresenta a máquina de estado do circuito, a ﬁgura 3.7 apresenta o circuito

3.1. DETECTOR DE FASE COM CONVERSOR CARTESIANO-POLAR 31

em questão, e a ﬁgura 3.5 a resposta do detector de fase formado pela combinação do

conversor cartesiano-polar seguido desse circuito.

Figura 3.6: Máquina de estado do circuito duplicador de estimativa de fase. Os sinais θ

θ e θ

ant

correspondem, respectivamente, a saída do circuito, a entrada atual, e a entrada

anterior.

Figura 3.7: Circuito para duplicar o limite de estimativa de fase

O circuito duplicador de estimativa de fase pode ser conectado em série a um outro

semelhante para duplicar mais uma vez o limite do módulo da fase de saída.

A vantagens da utilização desse circuito no detector de fase de um DPLL é o aumento

da região de lock, o seja, aumento do máximo desvio de frequência em que o sincronismo

ocorre de forma rápida. A desvantagem é o aumento no atraso de propagação do sinal em

um pulso de clock, devido ao registrador existente, e a duplicação do erro de estimativa

no caso da região linear ser extrapolada.

Por a região linear de −2π a +2π rad já ser bastante superior ao índice máximo de

modulação PM do sinal do SBCD (2 rad), foi decidido não usar mais de um circuito.

32 CAPÍTULO 3. PLL DIGITAL

3.2 NCO

O NCO (Numerical Controlled Oscillator) gera um sinal senoidal discreto, com freqüên-

cia controlada por uma entrada numérica. O NCO realiza nos PLL digitais o papel do

VCO nos PLL analógicos.

Existem diversas arquiteturas possíveis para implementação de um NCO. Todas elas

acumulam os incrementos de fase para gerar uma posição angular no circulo unitário e,

em seguida, realizar uma conversão polar-cartesiano [16]. O que difere entre uma arqui-

tetura e outra é o método utilizado para implementação do conversor polar-cartesiano, e

o circuito do acumulador de fase. Este último é obtido a partir da conversão analógico-

digital da função de transferência do VCO, ou seja, da função integral (2.17). Por isso,

depende do método utilizado na conversão analógico-digital.

A ﬁgura 3.8 ilustra o esquema do NCO utilizado. A arquitetura do acumulador de

fase é proveniente da conversão da função integral para o domínio discreto utilizando o

método do segurador de ordem zero. O sinal de saída possui uma componente em fase e

outra em quadratura para se adequar à entrada do circuito detector de fase. A entrada φ

inc

é ﬁxada num valor de acordo com o ω

desejado, e a entrada φ

f m

é usada para variar a

freqüência de saída em torno de ω

Figura 3.8: Diagrama de blocos do NCO

O esquema apresentado na ﬁgura 3.8 leva a equação:

nco

(z) =

−1

inc

(z)

1 −z

−1

f m

(z)

1 −z

−1

(3.9)

Para que a saída do NCO seja idêntica à saída de um VCO, equação (2.2), sendo que

discretizada no tempo, o sinal de saída do NCO deve ser dado por:

[n] = A

sin(ω

T n + θ

[n]) (3.10)

em que, n é o número da amostra e T o período de amostragem. Segundo (3.10), a função

3.2. NCO 33

da fase instantânea do NCO é dada por:

nco

[n] = ω

·T ·n + θ

[n]

Realizando a transformada Z tem-se:

nco

(z) =

−1

·T

(1−z

−1

)

+ Θ

(z) (3.11)

Uma vez que os dois termos de (3.9) são independentes e os dois termos de (3.11)

também são, é possível igualar (3.9) com (3.11) igualando cada um de seus termos sepa-

radamente.

Igualando o primeiro termo de (3.9) com o primeiro termo de (3.11)

inc

(z) =

·T

1 −z

−1

(3.12)

Aplicando a transformada Z inversa

inc

= ω

·T ·µ[n] rad (3.13)

em que µ[n] é a função degrau. Logo φ

inc

assume um valor constante em função da

freqüência central desejada e de T.

Igualando o segundo termo de (3.9) com o segundo de (3.11) e substituindo Φ

f m

por

U(z) , obtêm-se a função de transferência entre o sinal de controle na entrada do NCO u

e o sinal em fase de saída θ

(z)

U(z)

−1

1 −z

−1

(3.14)

A relação entre o valor numérico no circuito digital e a fase correspondente em rad

para as entradas φ

inc

e φ

f m

depende do número de bits do acumulador. O valor numérico

corresponde à fase 2π rad, sendo M o número de bits do acumulador de fase. Portanto,

inc

= x

inc

2π

(3.15)

em que, x

inc

é o valor numérico na entrada φ

inc

do NCO. Substituindo (3.13) em (3.15)

chega-se a relação entre a freqüência central desejada e o valor numérico a ser inserido na

entrada φ

inc

= x

inc

2π/T

rad/s

34 CAPÍTULO 3. PLL DIGITAL

= x

inc

ams

Hz (3.16)

em que, f

ams

é a freqüência de amostragem e f

é freqüência central em Hz.

Um NCO apresenta três parâmetros de precisão: A precisão angular, precisão em

magnitude e a resolução em freqüência. Devido a limitações de recursos dos dispositivos

digitais, é normal que apenas parte dos bits do acumulador de fase sejam usados no con-

versor polar-cartesiano. A precisão angular de um NCO é a quantidade de bits utilizados

na entrada do conversor, e determina a precisão do ângulo a ser convertido. A precisão

em magnitude é a resolução do seno e co-seno na saída do NCO em número de bits, e

determina a precisão dos mesmos. A resolução em freqüência é o incremento mínimo

de freqüência do NCO e é igual à freqüência mínima possível de ser gerada. Portanto,

fazendo x

inc

= 1 em (3.16) tem-se a resolução em freqüência do NCO [16].

res

ams

Hz (3.17)

3.3 Filtro de Malha PI Digital

A conversão do modelo analógico do Filtro PI, equação (2.11), para o domínio do

tempo discreto foi feito utilizando o segurador de ordem zero [17]. Para facilitar a conver-

são, a função de transferência do modelo analógico foi dividida em sua parte proporcional

e integral.

F(s) =

·s + G

= G

(s) = G

(s) =

Obviamente a transformada Z de F

(s) é F

(z) = G

, portanto resta apenas calcular F

(z).

Utilizando a conversão com segurador de ordem zero se tem:

(z) = Z{L

−1



(s) ·



}·(1 −z

−1

) = Z [n T G

·µ[nT ]] ·(1 −z

−1

) =

(z) =

−1

T G

1 −z

−1

Para simpliﬁcar a função, as constantes G

e T G

foram denominadas respectiva-

mente de K

e K

. Com isso, a função de transferência do ﬁltro PI digital é:

3.4. FUNÇÃO DE TRANSFERÊNCIA 35

(z) = K

e F

(z) =

−1

1 −z

−1

F(z) = F

(z) + F

(z) =

+ z

−1

−K

)

1 −z

−1

(3.18)

O circuito digital relativo a função de transferência F(z) foi obtido a partir da função

do sinal de saída da parte integral e proporcional do ﬁltro. Fazendo F

(z) =

(z)

, em que

(z) e Y

(z) são respectivamente o sinal de entrada e saída da parte integral, se tem.

(z)

−1

1 −z

−1

⇒Y

(z) = z

−1

(z) +Y

(z)]

A equação acima juntamente com a equação do sinal de saída de F

(z) leva ao circuito

apresentado pela ﬁgura 3.9 para o ﬁltro PI Digital [11, 12, 13].

Figura 3.9: Circuito do ﬁltro PI digital

3.4 Função de Transferência

A ﬁgura 3.10 apresenta o diagrama de blocos do modelo linear do DPLL com Filtro

PI, que foi obtido substituindo as funções (3.4), (3.14) e (3.18), no diagrama da ﬁgura 3.1.

A função de transferência do DPLL, mostrada abaixo, foi calculada utilizando as mesmas

equações.

H(z) =

(z)

−1

+ (K

−K

−2

1 + (K

−2)z

−1

+ (1 + K

−K

−2

(3.19)

Substituindo Θ

(z) por Θ

(z)−Θ

(z) em (3.19), pode-se calcular a relação entre H(z)

e H

(z), e a própria função de transferência H

(z).

(z) = 1−H(z)

36 CAPÍTULO 3. PLL DIGITAL

Figura 3.10: Modelo linear do DPLL com ﬁltro de malha tipo PI.

(z) =

(z)

(1−z

−1

)

1 + (K

−2)z

−1

+ (1 + K

−K

−2

(3.20)

3.5 Erro em Regime

Deﬁnindo o erro em regime usando o teorema do valor ﬁnal para sinais no domínio z,

tem-se [17]:

(∞) = lim

z→1

(1−z

−1

)Θ

(z) (3.21)

Assim como o PLL analógico com ﬁltro PI, a sua versão digital não é capaz de sincro-

nizar com um sinal de entrada que apresenta aceleração de fase, sem erro de fase residual.

Para demonstrar isso, será calculado o erro em regime para um sinal de entrada composto

por um degrau de fase, um degrau de freqüência e uma aceleração de fase constante.

(t) =

+ ω

t + φ

Aplicando um segurador de ordem zero nesse sinal em fase e, em seguida, a transformada

de z, chega-se a:

[n] =

+ ω

T n + φ

(z) =

−1

(1+ z

−1

)R T

2(1 −z

−1

)

−1

(1−z

−1

)

1 −z

−1

(3.22)

Substituindo (3.22) em (3.20) e o resultado em (3.21) chega-se ao erro em regime:

(∞) =

(3.23)

Capítulo 4

Projeto do Demodulador

4.1 Sinal de Entrada

Um conhecimento do sinal de entrada a ser processado é necessário para iniciar a etapa

de projeto do demodulador e também para o desenvolvimento de um modelo matemático

do mesmo para ser usado na etapa de simulação. A tabela 4.1 provê os dados do sinal de

entrada extraídos de [2].

Tabela 4.1: Características do sinal do Sistema Brasileiro de Coleta de Dados

Satélites SCD1 / SCD2 / CBERS2

Freqüência de transmissão 2,26752 GHz (Banda-S)

Modulação PM, 1,8 ±0,2 rad

Banda Base ( f

) 65 a 125 kHz

Desvio Doppler Máximo ( f

) ±60 kHz rad

Aceleração Doppler Máxima (

max

) −750 Hz/s

O conversor abaixador NI-PXI 5600 da National Instruments é usado para gerar a FI

(freqüência intermediaria), reduzindo a freqüência da portadora ( f

) do sinal de entrada

de 2, 27 GHz para 15 MHz. Nenhum parâmetro da Tabela 4.1, além da freqüência da

portadora, é afetado por essa conversão.

Para se obter o nível de potência da portadora e do ruído do sinal na saída do con-

versor abaixador foi utilizado um analisador de espectro em software num PC. A placa

de aquisição usada para a captura do sinal em FI foi a NI-PXI 5600. O analisador de

espectro usado foi desenvolvido no ambiente de desenvolvimento LabView da National

Instruments. As ﬁguras 4.1 e 4.2 mostram a saída e a conﬁguração do analisador de es-

pectro. Na primeira ﬁgura o sinal do SBCD se encontra presente, essa ﬁgura tem como

objetivo mostrar a potência da portadora. A ﬁgura 4.2 serve para mostrar a largura de

38 CAPÍTULO 4. PROJETO DO DEMODULADOR

banda do ruído.

Figura 4.1: Densidade espectral de potência do sinal de entrada do demodulador em

dBm/(100/,Hz)

Figura 4.2: Largura de banda do ruído

A partir das ﬁguras 4.1 e 4.2 é possível calcular um valor aproximado da relação entre

a potência da portadora e a potência do ruído. A potência da portadora é dada por:

= 10

−20

= 0.01 mW (4.1)

Para calcular a potência do ruído é necessário integrar sua densidade de potência dada

na ﬁgura 4.1 em dBm/(100 Hz). A densidade de potência do ruído é aproximadamente

plana numa região de 2.8 MHz, com uma atenuação brusca a partir desse limite, 4.2. Para

facilitar os cálculos vamos considerar que a densidade de ruído seja de fato plana nesse

4.1. SINAL DE ENTRADA 39

limite e que seja nula fora dessa banda. Com isso:

= 10

−47

100

= 199.53·10

−9

= D

·2.8 ·10

= 0.559 mW (4.2)

Finalmente chega-se a relação aproximada entre a potência da portadora e do ruído

usando (4.1) e (4.2:

C/N = 10 ·log





= −17.47dB (4.3)

É importante para a simulação do DPLL que o Efeito Doppler seja incluído na re-

presentação matemática do sinal. No entanto, somente é necessário analisar o compor-

tamento do DPLL para o caso de efeito Doppler máximo, que ocorre quando o satélite

passa exatamente por cima da estação. Se o DPLL conseguir rastrear a portadora com

erro em regime suﬁcientemente pequeno nessa situação, é certo que não haverá proble-

mas nos casos de efeito Doppler menor. Por isso, na função para representação do sinal,

foi utilizada uma aceleração em fase constante igual a máxima aceleração Doppler. Com

isso foi obtido [18]:

(t) =

√

2P ·sin[2π f

t + θ

(t)] +



/2 ·v(t) (4.4)

(t) =

max

+ ω

t + φ

+ φ

(t) (4.5)

em que P é o valor RMS da potência transmitida, f

é a freqüência da portadora em

Hz, R

max

é a aceleração devido ao efeito Doppler em rad/s

max

= 2π ·

max

), ω

desvio máximo de freqüência devido ao efeito Doppler em rad/s (ω

= 2π · f

), φ

a fase

inicial da portadora, φ

(t) o sinal com informação e v(t) é o sinal do ruído.

O sinal de saída do conversor abaixador é discretizado no conversor A/D da placa, a

uma taxa de 100 MSPS. Esta freqüência de amostragem é devido ao clock on-board da

placa, de 100 MHz, ter sido usado no conversor A/D. Discretizando no tempo o sinal (4.4)

e (4.5), tem-se:

[n] =

√

2P ·sin(2π f

T n + θ

[n]) +



/2 ·v[n] (4.6)

[n] =

max

(nT )

+ ω

nT + φ

+ φ

[n] (4.7)

Em que T é o período de amostragem do conversor A/D, igual a 10 ns.

40 CAPÍTULO 4. PROJETO DO DEMODULADOR

Figura 4.3: Arquitetura padrão do DPLL com conversor cartesiano-polar.

4.2 Escolha da Arquitetura

A primeira etapa do projeto do demodulador com DPLL foi determinar a arquitetura

a ser utilizada. Existem diversas arquiteturas para um DPLL de segunda ordem utilizando

um conversor cartesiano-polar como detector de fase. Optou-se por limitar o universo

de escolha a arquiteturas simples, uma vez que, ainda não havia conhecimento da neces-

sidade ou não do uso de uma arquitetura mais complexa e de melhor desempenho. O

conjunto de escolha foi então reduzido as arquiteturas apresentadas pelas ﬁguras 4.3 e

4.4. Para simpliﬁcar o desenho dessas arquiteturas, o circuito duplicador de estimativa de

fase foi incorporado ao bloco do conversor cartesiano-polar.

A arquitetura da ﬁgura 4.3 é o modelo mais conhecido, em que o detector de fase se

encontra dentro da malha. Devido aos ﬁltros dos braços I e Q, o detector de fase possui

uma banda passante centrada na freqüência de saída do DPLL e com largura de banda

igual a dos ﬁltros. Por a banda passante ser centrada na freqüência do sinal de saída, os

ﬁltros não precisam acomodar o Efeito Doppler, podendo ser tão estreitos quanto à banda

base do sinal, e assim melhorar a relação sinal/ruído (SNR) em sua saída. Então a banda

mínima dos ﬁltros é dada por:

min

= ω

em que, ω

min

é a mínima banda passante e ω

a banda base do sinal. Também devido

à banda móvel, há perfeito equilíbrio da energia de ruído em freqüência abaixo e acima

da portadora quando o DPLL atinge o sincronismo, uma vez que, nesta situação, a banda

passante ﬁca centrada no sinal de entrada. A desvantagem dessa opção é o atraso intro-

duzido dentro da malha devido à resposta dos ﬁltros. Esse atraso pode tornar o sistema

4.2. ESCOLHA DA ARQUITETURA 41

Figura 4.4: DPLL de malha dividida.

instável, principalmente devido a não linearidade do sistema.

O atraso em fase introduzido por um ﬁltro passa-baixa é proporcional a freqüência do

sinal de entrada no mesmo, e costuma ser considerável para freqüências de entrada pouco

inferior a freqüência de corte do ﬁltro. No caso em questão, ω

pode assumir valores

superiores a 60 kHz , devido ao Efeito Doppler. Isto torna impraticável o uso de um ﬁltro

com uma freqüência de corte inferior à 300 kHz, o grande atraso de fase resultante iria

comprometer a estabilidade do sistema.

A arquitetura da ﬁgura 4.4 usa um modelo denominado de "malha dividida"ou "split

loop". A malha dividida é um PLL de segunda ordem em que o ﬁltro de malha é dividido

em sua parte proporcional e integral, e cada sinal de saída alimenta um acumulador de fase

diferente, formando duas malhas [9]. O conversor cartesiano-polar foi posicionado antes

da entrada da malha interna para que não houvesse necessidade de implementar um NCO

nessa malha, bastando um acumulador de fase, e assim reduzir a quantidade de recursos

necessários para a nova malha. A parte proporcional é aplicada na malha interna, livre do

atraso dos ﬁltros, e a integral na externa. Como a parte integral varia lentamente, o atraso

em fase causado pelos ﬁltros nesse sinal é desprezível. Com essa arquitetura, é possível

obter as mesmas vantagens da arquitetura da ﬁgura 4.3, sem os problemas de estabilidade

devido ao atraso dos ﬁltros. Por isso, foi a arquitetura escolhida. A ﬁgura 4.5 apresenta o

modelo linear do DPLL de malha dividida, desprezando o atraso dos ﬁltros. Esse modelo

pode ser simpliﬁcado até se igualar com o diagrama de blocos do DPLL apresentado na

ﬁgura 3.10 da seção 3.4.

42 CAPÍTULO 4. PROJETO DO DEMODULADOR

Figura 4.5: Modelo Linear do DPLL de malha dividida.

4.3 Filtro Passa-Baixa nos Braços I eQ

Foi decidido utilizar ﬁltros FIR (Finite Impulse Response ) com resposta em fase li-

near nos braços I e Q do detector de fase, para não introduzir deformação de fase no sinal

demodulado [19]. A banda passante ideal para o ﬁltro é de 125 kHz, largura da banda

base do sinal. Portanto o ideal é que a freqüência de corte seja a mais próxima possível

desse valor. A frequência de amostragem na entrada do sistema é de 100 MSPS. Um ﬁltro

FIR trabalhando nessa freqüência necessitaria de um número muito grande de taps para

conseguir uma freqüência de corte próxima de 125 kHz. A solução para esse problema

foi realizar uma decimação no sinal para reduzir a freqüência de amostragem. Reduzindo

a freqüência de amostragem para 6,25 MSPS, foi possível obter uma freqüência de corte

próxima de 125 kHz usando menos de 150 taps. Assim adotou-se a arquitetura apresen-

tada pela ﬁgura 4.6 para os ﬁltros digitais dos braços I e Q.

Figura 4.6: Arquitetura do ﬁltro digital usado nos braços I e Q.

A função do ﬁltro FIR 1, no esquema da ﬁgura 4.6, é evitar que ruídos de alta freqüên-

cia sejam sobrepostos na freqüência da banda base devido a subamostragem causada pela

decimação. Pelo teorema da amostragem, tem-se [19]:

img

(N) = |f −N · f

ams

| (4.8)

4.3. FILTRO PASSA-BAIXA NOS BRAÇOS I EQ 43

em que f

ams

é a freqüência de amostragem na saída do decimador, f a freqüência de uma

senóide na entrada e f

img

a freqüência de sua imagem dentro do limite de freqüência esta-

belecido pelo teorema da amostragem de Nyquist f

img

< f

ams

/2. Segundo (4.8) a primeira

freqüência cuja imagem será sobreposta em 0 Hz é 6.25 MHz. Logo, a freqüência de corte

do ﬁltro FIR 1, para garantir que nenhum sinal de freqüência mais alta seja sobreposto na

região da banda base, deve ser menor que 6, 25 ·10

− f

, em que f

é a largura da banda

base em Hz.

Os ﬁltros foram projetados com base no que foi mencionado acima. A ferramenta

"Filter Design and Analyse"do software MatLab foi utilizada para facilitar o projeto. As

tabelas 4.2 e 4.3 apresentam os dados do projeto e as ﬁguras 4.7 e 4.8 mostram a resposta

em amplitude dos ﬁltros FIR 1 e FIR 2, respectivamente.

Tabela 4.2: Dados do projeto do ﬁltro FIR 1

Método de Projeto Equiripple - número mínimo de taps

Freqüência de amostragem 100 MSPS

Banda passante 1 MHz

Freqüência de Corte 6 MHz

Máxima variação de resposta em

amplitude na banda passante

0.5 dB

Atenuação na região de corte 70 dB

Número de taps resultante 50

Precisão dos taps 12 bits

Tabela 4.3: Dados do projeto do ﬁltro FIR 2

Método de Projeto Equiripple - número mínimo de taps

Freqüência de amostragem 6.25 MSPS

Banda passante 125 kHz

Freqüência de Corte 240 kHz

Máxima variação de resposta em

amplitude na banda passante

0.5 dB

Atenuação na região de corte 60 dB

Número de taps resultante 120

Precisão dos taps 12 bits

44 CAPÍTULO 4. PROJETO DO DEMODULADOR

Figura 4.7: Resposta em amplitude do ﬁltro FIR 1

Figura 4.8: Resposta em amplitude do ﬁltro FIR 2.

4.4 Período de Amostragem do Modelo

Para modelar um sistema no domínio discreto, é necessário que todas suas funções

de transferências sejam dadas no mesmo período de amostragem. Como a freqüência de

amostragem na saída do detector de fase é de 6.25 MSPS e na sua entrada é 100 MSPS,

parte do circuito opera com um período de amostragem de T = 160 ns e a outra com

T = 10 ns. O ﬁltro de malha e o acumulador de fase da malha interna trabalham com

T = 160 ns, e o NCO trabalha com T = 10 ns. Para que a função de transferência de todos

os blocos do DPLL ﬁcassem com o mesmo período de amostragem, a função do NCO

com T = 10 ns, foi convertida para um equivalente no domínio discreto com T = 160 ns.

Isto foi feito convertendo seu modelo discreto para o domínio contínuo e, em seguida, de

volta para o domínio discreto com T = 160 ns. Todas as conversões foram feitas usando

4.5. PARÂMETROS DO DPLL 45

o método do segurador de ordem zero. Com isso foi veriﬁcado que:

−1

1 −z

−1

para T = 10 ns ⇒ 16 ·

−1

1 −z

−1

para T = 160 ns (4.9)

Para eliminar o ganho de 16 e manter o modelo apresentado na ﬁgura 4.5 válido, um

ganho de 1/16 foi inserido antes da entrada do NCO.

Assim, foi obtido um modelo matemático para o sistema com período de amostragem

único igual a 160 ns, apesar de alguns componentes operarem na prática com um período

de 10 ns.

4.5 Parâmetros do DPLL

O projeto dos parâmetros K

e K

do DPLL com ﬁltro PI foi feito projetando-se a

função de transferência de um PLL analógico de mesma ordem e, em seguida, mapeando

seus pólos para o domínio discreto [7]. O Projeto do PLL analógico, por sua vez, foi

feito utilizando equações que relacionam os parâmetros ω

e ξ com as especiﬁcações de

desempenho desejadas. Estas obtidas a partir dos dados do sinal a ser demodulado. Após

determinado os parâmetros do DPLL, o erro em regime devido ao Efeito Doppler e a

estabilidade do sistema foram veriﬁcados.

É importante que a banda do PLL seja estreita para minimizar o erro de sincronismo

devido ao ruído [13]. Quanto menor for a banda do PLL, menos susceptível ele será de

perder o sincronismo devido a um pico de ruído. No entanto, a redução da banda do PLL

resulta também em um aumento do tempo para atingir o sincronismo, uma menor região

de lock e pull-out, e pode gerar um limite na região de pull-in. Apesar de teoricamente

o limite da região de pull-in de um DPLL com ﬁltro de malha PI ser inﬁnito, na prática,

devido à limitação de precisão do sinal no circuito digital, isto pode não ocorrer. Por isso,

há um limite mínimo ideal para a banda do PLL. Outra consideração importante sobre o

projeto é o tempo de estabilização. A passagem de um satélite do SBCD dura em média

mais de 10 minutos e o sinal da portadora encontra-se continuamente presente durante o

rastreio, portanto o tempo de estabilização do PLL não é um fator crítico para o sistema

em questão.

Com o objetivo de obter uma boa estabilidade sem se preocupar com o tempo de

estabilização, foi escolhido o fator de amortecimento:

ξ = 1,5 (4.10)

46 CAPÍTULO 4. PROJETO DO DEMODULADOR

ou seja, sistema sobre-amortecido. Para calcular ω

, foi especiﬁcado uma região de lock

de 60 kHz, igual ao máximo desvio de freqüência do sinal do SBCD, ver tabela 4.1.

Em [11] é demonstrado que a região de lock para um PLL de segunda ordem com um

detector de fase linear entre −2π a +2π é dado pela equação abaixo.

∆ω

lock

≈ 4πξω

(4.11)

Esta equação foi calculada utilizando a mesma teoria apresentada na seção 2.3.1, ape-

nas modiﬁcando o valor de ∆ω para K

|F(ω

)|·2π. Portanto, para uma região de lock

de 60 kHz:

= 2·10

rad/s = 3, 18 kHz (4.12)

A banda do nosso PLL, dada por (2.27), é:

3dB

= 6,66 ·10

rad/s = 10, 3 kHz (4.13)

Uma vez que o PLL não vai possuir dinâmica para acompanhar a modulação, ω

3dB

, em que ω

é limite inferior da banda base do sinal, o sinal demodulado vai aparecer

no erro, |H

(ω

)| ≈ 1 .

4.5.1 Mapeando os Pólos

Mapeando os pólos de (2.25) para a função de transferência discreta de segunda ordem

padrão, equação (4.14), tem-se, segundo a teoria de controle [17]:

H(z) =

N(z)

z +C

(4.14)

= −2e

−ξω

cos(ω



1 −ξ

) (4.15)

= e

−2ξω

(4.16)

Comparando 3.19 com 4.14, tem-se:

= K

−2 (4.17)

= 1−K

+ K

(4.18)

4.5. PARÂMETROS DO DPLL 47

Usando as equações (4.15), (4.16), (4.17) e (4.18) é encontrada a solução para K

e K

= 2−2e

−ξω

cos(ω



1 −ξ

) (4.19)

= 1−2e

−ξω

cos(ω



1 −ξ

) + e

−2ξω

(4.20)

Substituindo (4.10) e (4.12) em (4.19) e (4.20) chega-se aos valores de K

e K

= 9,56 ·10

−3

(4.21)

= 1,02 ·10

−5

(4.22)

4.5.2 Estabilidade e Erro em Regime

O sinal de satélites de baixa altitude possui aceleração de fase R causada pelo efeito

Doppler. Para o sinal do SBCD esta aceleração pode alcançar R

max

= −2π ·750 rad/s

conforme a Tabela 4.1. Segundo demonstrado na seção 3.5, um DPLL de segunda ordem

não pode adquirir erro em regime nulo ao tentar sincronizar com um sinal que apresenta

aceleração em fase. Substituindo R

max

em (3.23), é possível calcular o erro em regime

causado por essa aceleração.

(∞) =

max

= −1,18 ·10

−5

rad (4.23)

Com esse resultado, é conﬁrmado que o erro em regime devido a aceleração em fase é

muito pequeno e pode ser ignorado.

Segundo a teoria de controle, um sistema discreto é estável se todos os pólos de sua

função de transferência estiverem dentro do circulo unitário |z| = 1. Substituindo (4.21)

e (4.22) em (3.19) e calculando os pólos do sistema, tem-se 0,9988 e 0,9917. Portanto,

o sistema é estável. A proximidade dos pólos do limite do ciclo unitário é comum no

projeto dos DPLL, e esta relacionada à razão entre o período de amostragem do sistema e

tempo de estabilização do mesmo. [22].

48 CAPÍTULO 4. PROJETO DO DEMODULADOR

4.6 Precisão Mínima dos Componentes

Não foi feito um estudo para determinar qual a precisão mínima dos componentes do

DPLL para que a perda de desempenho devido à precisão seja insigniﬁcante. No entanto,

os requisitos da Tabela 4.4 foram estabelecidos para dar uma orientação à implementação.

Tabela 4.4: Requisitos de Precisão dos Componentes do DPLL

Precisão dos sinais com f

ams

= 100 MSPS ≥ 12 bits

Precisão dos sinais com f

ams

= 6,25 MSPS ≥ 15 bits

Resolução em freqüência do NCO e acumula-

dor da malha interna

≤ 0,1 Hz

Precisão angular do DF, do NCO e do Acum. de

fase da malha interna

≤ 0,05

Capítulo 5

Implementação

Neste capítulo será explicado como a implementação foi realizada, e serão apresenta-

dos parâmetros e resultados relativos à implementação.

O único clock usado na entrada do FPGA foi o clock on-board de 100 MHz da placa

Cyclone II DSP Development Kit. Um clock de 6,25 MHz foi gerado internamente no

FPGA, a partir do clock de 100 MHz, para os componentes que operam nessa freqüência.

Para organizar o código, os componentes do DPLL que utilizam o clock de 100 MHz fo-

ram unidos numa entidade denominada de "down_ conv"e os que utilizam o clock de 6, 25

MHz foram unidos numa entidade denominada "dpll". A entidade principal, denominada

"demo_ pm", faz a união dos componentes "down_ conv"e "dpll". A ﬁgura 5.1 ilustra

essa separação.

Figura 5.1: Esquema de divisão do DPLL para simpliﬁcação do código de descrição de

hardware. O sinal d_freq corresponde a saída do acumulador do ﬁltro PI, e o sinal theta_e

corresponde ao erro de fase.

A aritmética de ponto ﬁxo foi usada para implementação de todas as operações ma-

temáticas do sistema. As operações de soma, multiplicação, mudança de tamanho e

50 CAPÍTULO 5. IMPLEMENTAÇÃO

deslocamento (multiplicação e divisão por potência de 2) estão presentes. Portanto, o

conhecimento da aritmética de ponto ﬁxo é necessário para compreender os detalhes da

implementação.

5.1 Filtro nos Braços I e Q

Os dados dos coeﬁcientes dos ﬁltros FIR 1 e FIR 2, projetados com a ferramenta "Fil-

ter Design and Analyse"do MatLab, foram exportados para o programa FIR Compiler da

Altera. Este último foi utilizado para geração do código VHDL e estimação dos recursos

utilizados. As tabelas 5.1 e 5.2 apresentam os dados do ﬁltro FIR 1 e FIR 2 respectiva-

mente.

Tabela 5.1: Características do ﬁltro FIR 1

Arquitetura Paralela com decimação de 16

Clock 100 MHz

ams

na entrada 100 MSPS

ams

na saída 6,25 MSPS

Número de taps 50

Precisão dos taps 12 bits

Resolução em bits da entrada 14 bits

Resolução em bits da saída 15 bits (1 MSB e 11 LSB truncados)

Elementos lógicos 1349

Tabela 5.2: Características do ﬁltro FIR 2

Arquitetura Serial, f

clk

= 16· f

ams

Clock 100 MHz

Número de taps 120

Precisão dos taps 12 bits

Resolução em bits da entrada 15 bits

Resolução em bits da saída 15 bits (1 MSB e 11 LSB truncados)

Elementos lógicos 812

MK4 4

Como pode ser visto pelos dados das tabelas 5.1 e 5.2, o bit mais signiﬁcativo do

módulo da saída de cada ﬁltro foi removido. Segundo a teoria da aritmética de ponto

ﬁxo em complemento a dois, este bit só é utilizado quando um valor negativo de módulo

5.2. NCO 51

máximo é multiplicado por um outro valor negativo de módulo máximo. Como o sinal de

entrada não possui amplitude o suﬁciente para saturar o conversor A/D, este bit sempre

será nulo. Portanto, pode ser removido sem causar problema. O mesmo foi feito no

multiplicador que antecede o ﬁltro FIR 1, ver ﬁgura 4.6.

5.2 NCO

O NCO foi desenvolvido com o auxílio do programa NCO Compiler da Altera. Este

programa gera o código de descrição de hardware do NCO com os parâmetros que foram

especiﬁcados pelo usuário. Além disso, estima a quantidade de recursos que serão utili-

zados para implementação do NCO, e permite visualizar a FFT do sinal que será gerado.

A arquitetura do NCO gerado pelo NCO compiler corresponde a apresentada pela ﬁgura

3.8.

O NCO Compiler permite escolher entre quatro arquiteturas para o seu conversor

polar-cartesiano: "Large ROM", "Small ROM", "CORDIC"e "Multipler-Based". A arqui-

tetura escolhida para o NCO foi a Large ROM, por possuir o menor atraso de propagação

e por utilizar menos unidades lógicas, praticamente único recurso consumido pelos outros

componentes do DPLL. Nela a conversão polar-cartesiano é feita utilizando uma tabela,

implementada em uma memória ROM. A tabela armazena o resultado da conversão polar-

cartesiano para todos os ângulos de entrada. O valor do ângulo na entrada do conversor

serve como endereçamento para a posição da tabela onde o resultado de sua conversão

está armazenado. Assim, a conversão é feita de forma rápida, com baixo consumo de

unidades lógicas e alto consumo de blocos de memória MK4.

A tabela 5.3 apresenta os parâmetros escolhidos para o NCO, juntamente com a esti-

mação dos recursos consumidos.

Tabela 5.3: Parâmetros do NCO

Arquitetura Large ROM

Precisão do acumulador 30 bits

Precisão de fase 13 bits

Precisão de magnitude 12 bits

Clock 100 MHz

ams

100 MSPS

Elementos lógicos (EL) 104

MK4 48

52 CAPÍTULO 5. IMPLEMENTAÇÃO

A freqüência central do NCO foi conﬁgurada para 15 MHz para ser igual a do sinal

de entrada. Isto foi feito fazendo x

inc

= 161061274 . Este valor foi calculado usando

(3.16) e o dado sobre a precisão do acumulador e freqüência de amostragem na tabela

5.3. A ﬁgura 5.2 mostra a FFT calculada pelo NCO Compiler para uma onda senoidal de

15 MHz.

Figura 5.2: FFT do sinal de saída do NCO.

5.3 Conversor Cartesiano-Polar e Circuito Duplicador de

Estimativa de Fase

O circuito duplicador de estimativa de fase foi incorporado na entidade do conversor

cartesiano-polar como um componente desse. A tabela 5.4 apresenta as características do

CORDIC utilizado para implementação do conversor.

Tabela 5.4: Parâmetros do CORDIC

Arquitetura Assíncrona

Numero de interações 12

Resolução da fase 16 bits

Precisão de X e Y 15 bits

Elementos lógicos (EL) 999

Tempo máximo de propagação do sinal 57,42 ns (17,42 MHz)

5.4. FILTRO DE MALHA E ACUMULADOR DE FASE DA MALHA INTERNA 53

5.4 Filtro de Malha e Acumulador de Fase da Malha In-

terna

O código VHDL do Filtro de Malha e o Acumulador de Fase da Malha Interna foram

gerados pelo DSP Builder. A saída do acumulador de fase deve possuir módulo máximo

igual a saída do detector de fase, portanto sua saída varia entre −2π e +2π. O ﬁltro

de malha implementado é idêntico ao do modelo linear, ﬁgura 3.9, sendo que com um

saturador na saída do acumulador, para limitar a região de busca da portadora entre +97 a

−97 kHz. O esquema no ambiente simulink do Filtro de Malha e do acumulador de fase

são mostrados na ﬁgura 5.3.

Figura 5.3: Esquema no simulink do ﬁltro de malha e do acumulador de fase da malha

interna

5.5 Resultado e Considerações sobre a Implementação

O projeto ocupou 13% das unidade lógicas e 17% dos blocos de memória RAM dis-

poníveis. A tabela 5.5 apresenta o resultado da implementação no FPGA EP2C70.

Tabela 5.5: Recursos do EP2C70 Utilizados

Elementos lógicos 8,893/68,416 (13%)

Bits de Memória 200,920/1,152.000 (17%)

Multiplicadores de 9 bits 8/300

O componente que consumiu maior quantidade de recursos foi o ﬁltro FIR 1. A quan-

tidade de recursos consumidos por FIR 1 poderia ter sido reduzida para menos da metade

se sua freqüência de amostragem fosse reduzida de 100 MSPS para 50 MSPS. Isto porque

54 CAPÍTULO 5. IMPLEMENTAÇÃO

a quantidade de taps requeridos para gerar a freqüência de corte desejada seria menor, e

haveria possibilidade de se utilizar uma arquitetura serial-paralela, devido à disponibili-

dade do clock de 100 MHz. A quantidade de recursos gastos no CORDIC também poderia

ter sido reduzida drasticamente se a arquitetura "interativa", apresentada em [15], fosse

utilizada. Esta arquitetura requer que f

clock

≥ (n + 1) · f

ams

, em que f

clock

é a freqüência

de clock, n é o número de interações desejadas para o CORDIC e f

ams

a freqüência de

amostragem do sinal. O clock de 100 MHz viabiliza essa arquitetura já que a freqüência

de amostragem desejada (6,25 MSPS) é 16 vezes menor que este. Estas duas alterações

reduziriam em torno de 50% a quantidade de recursos necessários para a implementação

do DPLL sem afetar o desempenho do mesmo.

Capítulo 6

Simulações e Testes

As simulações do demodulador PM digital foram feitas no Simulink com o uso do

bloco HIL. O projeto completo do demodulador foi compilado no Quartus e, em seguida,

importado para o ambiente do Simulink com o uso do bloco HIL. Um modelo do sinal

real do SBCD foi criado no Simulink para servir como entrada na simulação do demodu-

lador. Esse foi desenvolvido com base nas características apresentadas na tabela 4.1, e nas

equações (4.6) e (4.7). O período de amostragem foi conﬁgurado para 10 ns, conforme a

saída do conversor A/D. A ﬁgura 6.1 mostra o modelo do sinal do SBCD, e a ﬁgura 6.2 o

esquema de simulação usando o bloco HIL.

Figura 6.1: Modelo do sinal do SBCD usado como entrada na simulação do demodulador

PM digital

Para obter um valor numérico que indicasse a semelhança do sinal modulante com o

demodulado foi calculado a média do produto entre os dois sinais para diferentes defa-

sagens, equação (6.1). Esta equação, para processos ergóticos e estacionários, equivale a

correlação cruzada quando N → ∞. Um valor positivo para a média de produtos indica

uma semelhança entre os sinais [21].

56 CAPÍTULO 6. SIMULAÇÕES E TESTES

Figura 6.2: Esquema da simulação no simulink usando o bloco HIL

(m) =



N−|m|

∑

N−m−1

n=0

n+m

∗

m ≥ 0

∗

(−m) m < 0

(6.1)

O Demodulador foi testado com a ferramenta Signal Tap II. Este foi conﬁgurado para

capturar uma seqüência de 8K de amostras do sinal θ

[n] e da saída do acumulador do

ﬁltro PI. O gerador de sinais Marconi 2024 foi usado para prover o sinal de entrada do

demodulador. Os dados dos sinais capturados pelo Signal Tap II foram exportados para o

MatLab para geração dos gráﬁcos.

O objetivo da simulação foi testar o desempenho do demodulador, enquanto o do teste

foi veriﬁcar se o circuito implementado está funcionando como esperado.

6.1 Simulação com SNR de -11.39 dB

Essa foi a simulação de maior ruído em que não ocorreu a perda de sincronismo pelo

DPLL durante os 5 ms da simulação. O ganho1 e ganho2 da ﬁgura 6.1 foram conﬁgurados

respectivamente para 0,16 e 0,84. A maior média do produto entre o sinal modulante e o

demodulado foi de 1,075, ocorrendo quando o sinal demodulado é defasado em −32,24µs

(ataso introduzido pelo sistema). As ﬁguras 6.3, 6.4, 6.5 e 6.6 mostram respectivamente a

FFT do sinal de entrada, uma comparação do sinal modulante com o demodulado, a saída

do acumulador do ﬁltro PI e a variação de θ

durante o sincronismo.

6.2. SIMULAÇÃO COM SNR DE -12.76 DB 57

Figura 6.3: FFT do sinal de entrada para simulação com ganho1 = 0,16

Figura 6.4: Comparação do sinal modulante com o demodulado

6.2 Simulação com SNR de -12.76 dB

A partir de uma SNR inferior a −12.76dB foi veriﬁcado que o DPLL perde o sin-

cronismo em alguns instantes. Essa simulação demonstra essa ocorrência. O ganho1 e

ganho2 da ﬁgura 6.1 foram conﬁgurados respectivamente para 0,14 e 0,86. A maior mé-

dia do produto entre o sinal modulante e o demodulado foi de 1, 03, ocorrendo com o

mesmo defasamento de −32,24µs no sinal demodulado. As ﬁguras 6.7, 6.8 e 6.9 mos-

tram respectivamente a FFT do sinal de entrada, uma comparação do sinal modulante com

o demodulado no instante da perda de sincronismo e a saída do acumulador do ﬁltro PI

durante toda a simulação.

58 CAPÍTULO 6. SIMULAÇÕES E TESTES

Figura 6.5: Saída do acumulador do ﬁltro PI durante o sincronismo

Figura 6.6: Sinal de saída do demodulador (θ

[n]) durante o sincronsimo

6.3 Teste do Demodulador com o Signal Tap II

O gerador de sinais foi conﬁgurado para gerar uma portadora em 15, 075 MHz com

potência de −10 dBm e sem modulação. A portadora foi conﬁgurada com um desvio de

freqüência acima do máximo do caso real (60 kHz) para que se podesse visualizar o DPLL

operando na região de pull-in. O botão de reset do sistema foi conﬁgurado para disparar a

captura dos sinais pelo Signal Tap. Assim foi possível capturar os sinais no momento do

sincronismo. A partir da ﬁgura 6.11, é possível visualizar que o ∆ω

lock

do demodulador

digital corresponde ao que foi projetado na seção 4.5, aproximadamente 60 kHz; e na

ﬁgura 6.10 o sinal de erro indo para zero, indicando o perfeito sincronismo.

6.3. TESTE DO DEMODULADOR COM O SIGNAL TAP II 59

Figura 6.7: FFT do sinal de entrada com ganho1 = 0,14

Figura 6.8: Comparação do sinal modulante com o demodulado no instante da perda de

sincronismo devido ao ruído

Figura 6.9: Saída do acumulador do ﬁltro PI durante a simulação

60 CAPÍTULO 6. SIMULAÇÕES E TESTES

Figura 6.10: Saída θ

[n] no teste para uma entrada sem modução e com ω

= 75 kHz

Figura 6.11: Saída do acumulador do ﬁltro PI no teste para uma sinal de entrada com

= 75 kHz e sem modulação. Observe que quando ω

se torna menor que 60 kHz o

DPLL entra na região de lock

Capítulo 7

Conclusões e Considerações Finais

O DPLL de segunda ordem, com arquitetura de malha dividida, mostrou ser capaz de

demodular um sinal com Efeito Doopler de 750 Hz/s com desvio máximo de freqüência

de 60 kHz. O circuito foi implementado e testado com sucesso. A dinâmica durante o

sincronismo, mostrada nas simulações, está de acordo com as características especiﬁcadas

na etapa de projeto. O circuito demonstrou ser robusto a SNR de até -11.39 dB nas

simulações.

Existem melhoramentos que podem ser feitos no circuito. Conforme discutido na

seção 5.5, o circuito pode ser otimizado para ocupar uma área menor no FPGA. Também

não foi feito um estudo do efeito da quantização da amplitude, a ﬁm de determinar a

precisão mínima dentro do circuito para que a degradação do sinal seja insigniﬁcante.

Por isso, pode ser que tenham sido usados mais ou menos bits do que o necessário para

garantir um bom desempenho. É importante também incluir circuitos para visualização

do estado do demodulador, como exemplo um inidicador de sincronismo e da potência

na entrada do circuito, que poderiam utilizar como saída um LED e os display de sete

segmentos da placa EP2C70 DSP Development Kit respectivamente.

Foi veriﬁcado que o sinal do SBCD apresenta na entrada do conversor A/D do demo-

dulador PM digital um nível de ruído de −27 dBc/(100Hz) numa banda de aproximada-

mente 3.5 MHz. Isto resulta em uma C/N de −17.47 dB, inferior ao limite mínimo de

−11.39 dB necessário para que o demodulador consiga recuperar o sinal corretamente.

Portanto, ainda é necessário melhorar o desempenho do sistema com sinais ruidosos para

que o mesmo consiga processar com sucesso o sinal do SBCD. Uma possível solução para

esse problema é melhorar a relação sinal ruído antes da entrada do demodulador digital.

Isto pode ser feito com a inclusão de um ﬁltro passa faixa estreito, para reduzir a potência

do ruído, seguido de um ampliﬁcador. Esse último deve ter o ganho ajustado para que

o sinal de entrada utilize a resolução máxima do conversor A/D. Caso essa medida não

for o suﬁciente será preciso um demodulador digital com melhor desempenho e, prova-

62 CAPÍTULO 7. CONCLUSÕES E CONSIDERAÇÕES FINAIS

velmente, com uma arquitetura mais complexa; como exemplo, um circuito que calcula

a FFT do sinal de entrada para inicializar um DPLL de banda muito estreita com uma

freqüência próxima do sinal [23], ou um DPLL de terceira ordem com dupla malha [8].

Referências Bibliográﬁcas

[1] Página oﬁcial do Satélite Sino-Brasileiro de Recursos Terrestres, disponível em:

http://www.cbers.inpe.br/pt/index_pt.htm;

[2] "Análise do Sistema Brasileiro de Coleta de Dados da MECB/SS", Eduardo A. P.

Tude, et. al., INPE-3820-NTE/253, Março, 1986;

[3] Memmler, B.; Gotz, E. Schonleber, G., "New fast-lock PLL for mobile GSM GPRS

applications", Solid-State Circuits Conference, 2000, Publicado em 19-21/09/2000;

[4] Zamazal, M., "PLL frequency synthesis in on-board satellite L-band front-end", Pu-

bilicado em: High Frequency Postgraduate Student Colloquium, 6-7/09/2004. pg.

107 – 112;

[5] Qishan Huang, Hua Xu, Jiangtao Yu and Hui Zheng, "Parameters Adjusting of

Third-Order PLL Used in LEO Mobile Satellite", Proceedings of the 17th Internatio-

nal Conference on Advanced Information Networking and Applications (AINA’03),

IEEE, 2003;

[6] Intersil Corporation. HSP50210 Data Sheet. 01/1999;

[7] Wen Li and Jason Meiners, "Introduction to phase-locked loop system modeling",

Analog Applications Journal, SLYT015 - 05/2000;

[8] Minoru Kamata, Takashi Shono, "Third-Order Phase-Locked Loops using Dual Lo-

ops with Improved Stability",Communications, Computers and Signal Processing,

1997, ’10 Years PACRIM 1987-1997 - Networking the Paciﬁc Rim’. 1997 IEEE

Paciﬁc Rim Conference on. Aug 1997. Paginas 338–341 vol. 1;

[9] J. Gustrau, M.H. Hoffmann, "Reducing the PLL noise bandwidth by a digital split-

loop". Communications Letters, IEEE, volume 3, pag. 111–112. Abril 1999;

[10] "VHDL: Descrição e Síntese de Circuitos Digitais", Roberto D’Amore, Edição: 1,

Editora: LTC, 13/07/2005;

64 REFERÊNCIAS BIBLIOGRÁFICAS

[11] Phase-Locked Loops: Design, Simulation, and Applications", Roland E. Best,

McGraw-Hill Professional, 5 edition (2003);

[12] David Pérez Feliciano, "Digital Implementation of a Second-order Costas Loop De-

modulator", University of Puerto Rico, Maio 2004;

[13] "Phase-Lock Basics", William F. Egan, A Wiley-Interscience Publication, John Wi-

ley & Sons, INC, 1998;

[14] "Feedback Control of Dynamic Systems", Gene F. Franklin, J. David Powell e Abbas

Emami-Naeini. Editora: Addison-Wesley Publishing Company, 1986;

[15] Ray Andraka, "A Survey of CORDIC algorithms for FPGA based computers",

[16] "NCO Compiler Mega Core Function User Guide", Altera, Document Version 2.3.1,

04/2006;

[17] "Digital Control Dynamic Systems", Gene F. Franklin, J. David Powell e Michael L.

Workman. Addison-Wesley Publishing Company, 1990;

[18] Mordechai Rennert e Ben-Zion Bobrovsky, "Costas Loops and PLL’s under Dop-

pler Acceleration Optimization and Threshold Calculation", Global Telecommuni-

cations Conference, 1995. GLOBECOM ’95., IEEE;

[19] "Sinais e Sistemas", Simon Haykin e Barry Van Veen, trad. José Carlos Barbosa dos

Santos. Porto Alegre: Bookman, 2001;

[20] Orfanidis, S.J., "Optimum Signal Processing. An Introduction", 2nd Edition,

Prentice-Hall, Englewood Cliffs, NJ, 1996;

[21] "Probability Random Variables, and Stochastic Processes", Papoulis, Athanasios,

Editora: McGraw-Hill College, 10/1/2001.

[22] Eric Hagemann, "The Costas Loop - Setting the Loop", 2001, disponível em: http:

//archive.chipcenter.com/dsp/DSP010531F1.html

[23] Biren Shah, Jack K. Holmes e Sami Hinedi, "Comparison of Four FFT-Based Fre-

quency Acquisition Techniques for Costas Loop BPSK Signal Demodulation", IEEE

Transaction on Communications, vol 43, nº 6, 07/1995;

Apêndice A

Ferramentas do Projeto

A.1 Placa EP2C70 DSP Development Kit

A placa "EP2C70 DSP Development Kit"da Altera fornece uma plataforma completa

para implementação de um processador de sinais digitais (Digital Signal Processor - DSP)

em FPGA. Além do FPGA EP2C70 para o processamento, a placa possui entre seus pe-

riféricos conversores A/D e D/A, clock, e interfaces simples com o usuário, como botões,

LEDs e displays de sete segmentos. A Tabela A.1 apresenta as características da placa

que são importantes para o projeto.

O conversor A/D possui uma impedância de entrada de 50 Ω e tensão máxima de

entrada de 2,2 V

. O conversor é desacoplado do sinal de entrada por um transformador

de 1:1. A potência limite de um sinal senoidal de entrada sem ruído, para não ocorrer a

saturação na conversão é:

dBm

= 10·log



√

2 ·R

·1000



⇒ P

dBm

= 12,33 dBm (A.1)

em que, V

é a tensão de pico igual a 1, 1 V , e R é a resistência de 50 Ω. Portanto, o sinal

de entrada deve ter uma potência inferior à 12 dBm, de preferência, com uma margem de

segurança para evitar a saturação do conversor num pico de ruído.

A conexão da placa com o computador para programação do FPGA é feita através do

cabo USB Blaster, que conecta uma porta USB do computador com uma porta JTAG na

placa. A ﬁgura A.1 apresenta os componentes da placa de desenvolvimento.

66 APÊNDICE A. FERRAMENTAS DO PROJETO

Tabela A.1: Características do EP2C70 DSP Development Kit

Componentes Características

Freqüência máxima de operação 250 MHz

68416 elementos lógicos

EP2C70 300 9x9 ou 150 18x18 multiplicadores embutidos

250 blocos MK4 de RAM - 483,840 bits

4 PLL para derivação de clocks

Clock on-board 100 MHz

A/D 2.2 VPP, 12 bit, 120 MSPS, 70 dB SNR

D/A 14 bit, 160 MSPS, 70 dB SNR

Figura A.1: Componentes da placa EP2C70 DSP Development Kit

A.2. QUARTUS II 67

A.2 Quartus II

O desenvolvimento de um circuito em FPGA passa por diversas etapas entre o projeto

do circuito e sua programação. A ﬁgura A.2 ilustra estas etapas. A síntese compete

obter o circuito a nível RTL (Register Transfer Level) a partir dos arquivos de entrada

em que circuito se encontra descrito numa linguagem de mais alto nível (VHDL, HDL,

Verilog, ...). A etapa de Posicionamento e Conexão, busca alocar o circuito dentro do

FPGA de forma otimizada. De posse dos dados da alocação, a Análise de Tempo permite

o cálculo do tempo de propagação do sinal entre os diversos registradores e portas lógicas

do circuito para determinar se as especiﬁcações de tempo, como freqüência mínima de

clock, serão atendidas. Antes da programação é importante fazer uma simulação para

checar se o comportamento do circuito está de acordo com o planejado. O software

Quartus II da Altera provê uma solução para todas essas etapas, possuindo múltiplos

ambientes de trabalho, cada um dedicado a controlar um dos processos da ﬁgura A.2. A

ﬁgura A.3 apresenta sua janela de trabalho.

Figura A.2: Etapas no projeto do circuito

Figura A.3: Janela de trabalho do Quartus II no ambiente de edição de códigos HDL

68 APÊNDICE A. FERRAMENTAS DO PROJETO

Um ponto fraco do Quartus II em suar versão 6.1, que foi a utilizada nesse trabalho, é

o seu ambiente de simulação que não trabalha com uma linguagem de programação para

o desenvolvimento de um algoritmo para essa tarefa. Os sinais de entrada no projeto a ser

simulado são criados a partir de um ambiente gráﬁco que possuí a vantagem de ser fácil

de usar. No entanto, isto impossibilita seu uso para simulações mais complexas. Além

disso, o ambiente de simulação do Quartus II 6.1 não foi concebido para usar entrada e

saída de sinais com arquivos. Por esses motivos optou-se por executar esta tarefa em um

outro software, o DSP Builder, descrito na próxima secção.

Além de oferecer uma solução para as tarefas que antecedem a programação, o Quar-

tus II provê também um meio de realizar testes no circuito programado, com a ferramenta

Signal Tap II. Esta possibilita capturar sequências de amostras, de tamanho limitado, de

sinais no circuito do usuário durante seu funcionamento. O disparo de cada amostra pode

ser controlado por um clock externo ou por um sinal interno com frequência máxima igual

ao limite suportado pelo FPGA. Os dados capturados são transmitidos para o ambiente

Signal Tap II do Quartus, onde podem ser visualizados ou salvos em um arquivo. A trans-

ferência é feita pelo cabo JTAG utilizado para a programação do dispositivo. O circuito

que realiza a captura é conﬁgurado no Quartus e anexado ao projeto do usuário. Como a

transferência não pode ser feita em tempo real devido a baixa frequência de transmissão

do cabo JTAG, o tamanho máximo das amostras depende da disponibilidade de memória

no FPGA. O Signal Tap II é uma ferramenta eﬁciente e fácil de usar, por isso foi usada

nos testes em hardware do demodulador digital.

A.3 DSP Builder

As linguagens de descrição de hardware usadas no projeto e simulação de circuitos

lógicos programáveis (CLP) são complexas, assim como os softwares utilizados para exe-

cutar essas tarefas. A ﬁm de simpliﬁcar o desenvolvimento de processadores digitais de

sinais em CLPs, a Altera desenvolveu a ferramenta DSP Builder.

O DSP Builder permite realizar as etapas de projeto, simulação e programação de

processadores de sinais digitais para um CLP dentro do ambiente Simulink-Matlab. O

projeto desenvolvido no Simulink, com os blocos do DSP Builder pode ser convertido em

um código de descrição de hardware na linguagem VHDL. O DSP Builder pode instanciar

o software Quartus II para compilar o código VHDL gerado, e programar um dispositivo.

Os blocos do DSP Builder podem ser combinados com os blocos do Simulink. Com

isso, o usuário tem a disposição uma vasta biblioteca de blocos para desenvolvimento do

modelo para simulação, e para a análise do sistema. O DSP Builder permite importar

A.3. DSP BUILDER 69

circuitos desenvolvidos com as linguagens de descrição de hardware VHDL e Verilog

para dentro do Simulink com a ferramenta HDL Import. Isso permite utilizar o ambiente

do Simulink para simular circuitos que foram desenvolvidos fora desse ambiente.

O uso do ambiente gráﬁco simples e amigável do Simulink acelera a etapa de projeto

e simulação do DSP. Por isso o DSP Builder foi utilizado no projeto de alguns dos com-

ponentes do demodulador digital, na simulação de parte dos componentes, e na simulação

do sistema completo.

A.3.1 Hardware in Loop

O bloco Hardware in the Loop (HIL) do DSP Builder permite utilizar o FPGA como

um dispositivo de simulação dentro do projeto no Simulink. O HIL programa o FPGA

com um projeto do Quartus II incluindo uma interface para comunicação com o PC que

permite simulá-lo no ambiente do Simulink. A comunicação entre o hardware e o PC

é feita pelo cabo USB Blaster, o mesmo utilizado para programação da FPGA na placa.

Este tipo de simulação possui os benefícios do uso das bibliotecas do Simulink e Matlab

para geração de sinais de entrada e para a análise dos sinais de saída, e é muito rápida, uma

vez que o processamento no bloco HIL é feito pelo hardware. Devido a essas vantagens,

o bloco HIL foi empregado nas simulações realizadas como demodulador PM digital.

Apesar da simulação com o HIL ser feita utilizando o hardware, é importante realçar

que esta não subistitui a etapa de testes, porque ainda se trata de uma simulação, feita no

tempo de processamento do simulink.

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