( PDF ) Estudo da distorção harmônica em transistores de porta circular usando tecnologia SOI CMOS sub-micrométrica de 0,13 ?m

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CENTRO UNIVERSITÁRIO DA FEI

LEANDRO POLONI DANTAS

Estudo da Distorção Harmônica em Transistores de

Porta Circular Usando Tecnologia SOI CMOS Sub-

Micrométrica de 0,13 µm

São Bernardo do Campo

2008

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LEANDRO POLONI DANTAS

Estudo da Distorção Harmônica em Transistores de

Porta Circular Usando Tecnologia SOI CMOS Sub-

Micrométrica de 0,13 µm

Dissertação apresentada ao Centro

Universitário da FEI para obtenção do título

de Mestre em Engenharia Elétrica.

Orientador: Prof. Dr. Salvador Pinillos

Gimenez

São Bernardo do Campo

2008

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Dantas, Leandro Poloni

Estudo da distorção harmônica em transistores de porta circular

usando tecnologia SOI CMOS sub-micrométrica de 0,13 µm /

Leandro Poloni Dantas . - São Bernardo do Campo, 2008.

145 f. : il.

Dissertação de Mestrado - Centro Universitário da FEI.

Orientador: Salvador Pinillos Gimenez

1. Distorção harmônica. 2. Linearidade. 3. SOI - Porta Circular.

I. Gimenez, Salvador Pinillos, orient. II.Título.

CDU 621.382

Leandro Poloni Dantas

Estudo da Distorção Harmônica em Transistores de Porta Circular

Usando Tecnologia SOI CMOS Sub-Micrométrica de 0,13 µm

Dissertação de mestrado – Centro Universitário da FEI

Comissão julgadora

Salvador Pinillos Gimenez

Orientador e Presidente

Marcello Bellodi

Examinador (1)

Jose Alexandre Diniz

Examinador (2)

São Bernardo do Campo

Dedico esse trabalho a minha noiva Priscila

pelo seu amor incondicional, apoio,

compreensão e por me fazer um homem

muito feliz.

AGRADECIMENTOS

Ao meu orientador, Prof. Dr. Salvador Pinillos Gimenez, pela imensa dedicação

despendida a mim e a minha pesquisa. Por ter se mostrado muito mais que um parceiro de

jornada, se tornando um grande amigo e merecedor da minha admiração.

Aos professores Dr. Marcello Bellodi, Dr. Marcelo Antonio Pavanello, Dr. Renato

Camargo Giacomini e Dr. João Antonio Martino pelos ensinamentos passados durante o

período de aulas e as contribuições dadas durante essa pesquisa e preparo da dissertação.

A toda diretoria da BeSafer Intelligence por compreender meu desejo de cursar um

mestrado e me oferecer além de apoio financeiro, totais condições para que eu pudesse tirar o

maior proveito desse passo tão importante de minha vida.

Aos meus pais Antonio Augusto Aparecido Dantas e Yara Poloni Dantas, ao meu

irmão Leonardo Poloni Dantas e minha avó Olga Rodrigues Poloni por todo carinho, orações

e amparo dado durante esse período.

A minha noiva e amada Priscila Pinas Feletti por todo amor, paciência e muito, muito,

muito apoio oferecidos durante esses dois anos e dois meses.

Aos colegas de turma e das turmas anterior e posterior pela contribuição direta e

indireta na minha pesquisa e desenrolar desse trabalho.

A toda equipa da FEI que participou nos bastidores me oferecendo total conforto,

infra-estrutura e materiais adequados.

Ao Sr. Cor Claeys do IMEC por ceder as amostrar de transistores utilizados e ao Sr.

Antonio Cerdeira do CINVESTAV-IPN por fornecer o programa IFM.

A todos aqueles involuntariamente esquecidos, mas que contribuíram de alguma forma

ou que se interessaram por essa causa tão importante para mim.

Por último, porém o mais importante, agradeço a Deus pela vida cheia de saúde e por

permitir que tantas pessoas boas estivessem a minha volta contribuindo para a realização

desse sonho.

Quando surge uma dificuldade não

devemos pensar que ela veio para nos

atormentar. Se assim pensarmos, a

dificuldade se tornará maior ainda e o

sofrimento mais profundo. A dificuldade

vem, não para atormentar o homem, mas

para polir a alma. Vem para despertar a

capacidade latente e avivar a força total do

homem; não para fazê-lo sofrer.

Masaharu Taniguchi

RESUMO

Dantas, L. P. Estudo da Distorção Harmônica em Transistores de Porta Circular Usando

Tecnologia SOI CMOS Sub-Micrométrica de 0,13 µm. 2008. 145 f., Dissertação

(Mestrado) – Centro Universitário da FEI, São Bernardo do Campo, 2008.

Neste trabalho é apresentado o estudo comparativo de distorção harmônica entre transistores

SOI nMOSFETs parcialmente depletados de porta de geometria circular e convencional,

operando na região de saturação e em temperatura ambiente. Para tanto, são utilizados

transistores com comprimento médio de canal igual a 1 μm e óxido de porta igual a 2,5 nm. O

transistor de porta circular apresenta assimetria entre as regiões de dreno e fonte, podendo

assim ser polarizado de duas formas diferentes, denominadas de configuração de dreno

externo e dreno interno. Uma outra característica do transistor circular, que não é observada

nos transistores convencionais, é a ocorrência da corrente de dreno na direção radial. Para este

trabalho foram executadas medidas experimentais e simulações numéricas tridimensionais

para determinação das curvas características dos transistores [corrente de dreno em função da

tensão de porta (I

x V

) e corrente de dreno em função da tensão de dreno (I

x V

)].

Toda análise da distorção harmônica foi feita aplicando-se o método da Função Integral

(IFM), que permite a determinação de distorção harmônica total (THD) e da distorção do

segundo (HD2) e terceiro (HD3) harmônicos, usando-se apenas as curvas características de

corrente contínua (DC) dos dispositivos. Essa análise mostrou, através da figura de mérito

mais importante gerada por este trabalho, que a distorção harmônica total efetiva [THD

dividido pelo ganho em malha aberta (A

)] em função da razão da transcondutância (g

)

sobre I

do SOI nMOSFET de porta de geometria circular operando em configuração de

dreno externo é menor do que na configuração de dreno interno e também que a configuração

convencional do SOI nMOSFET. Isso faz com que o SOI nMOSFET de porta de geometria

circular operando em configuração de dreno externo seja uma excelente alternativa em

aplicações de circuitos integrados analógicos.

Palavras-chave: SOI, porta circular, linearidade, distorção harmônica

ABSTRACT

Dantas, L. P. Study of Harmonic Distortion in Transistors with Circular Gate Using SOI

CMOS Sub-Micrometric Technology of 0.13 µm. 2008. 145 p., Dissertation (Master) –

Centro Universitário da FEI, São Bernardo do Campo, 2008.

This work presents a comparative study of harmonic distortion between circular and

conventional gate partially-depleted SOI nMOSFETs, operating in saturation region and room

temperature. Transistors with canal length of 1 μm and gate oxide thickness equal to 2.5 nm

are used in this. The drain and source regions of circular gate transistor are asymmetric, and

they can be biased of two different ways, called external drain or internal drain configuration.

Another characteristic of circular transistor that is not observed in conventional transistors is

that drain current occurs in all directions of channel. In this work are performed experimental

measurements and numerical tri-dimensional simulations for determination of fundamental

transistor curves [drain current as a function of gate voltage (I

x V

) e drain current as a

function of drain voltage (I

x V

)]. The whole analysis of distortion is made using the

Integral Function Method (IFM) that permits the determination of total harmonic distortion

(THD), second (HD2) and third (HD3) harmonic distortions only by using the direct current

(DC) characteristic curves. The analysis showed, based on the most import merit figure

produced in this work, that the effective total harmonic distortion [THD over the open loop

gain (A

)] as a function of transconductance (g

) over I

of the circular gate SOI nMOSFET

with external drain configuration is lower than internal drain configuration and the

conventional SOI nMOSFET too. It makes the circular gate SOI nMOSFET with external

drain configuration an excellent option for analog integrated circuit applications.

Keywords: SOI, circular gate, linearity, harmonic distortion

LISTA DE FIGURAS

Figura 1.1 – (a) Seção transversal de um inversor CMOS convencional com a representação

das capacitâncias parasitas e do tiristor PNPN parasitário. (b) Seção transversal de um

inversor SOI CMOS e suas capacitâncias parasitas. ................................................................24

Figura 2.1 – Leiaute de SOI MOSFETs circulares, onde a região interna circular pode operar

ou como fonte (a) ou como dreno (b).......................................................................................27

Figura 2.2 – Vista superior e seção transversal dos SOI nMOSFETs convencional (a), circular

operando em configuração de dreno externo (b) e de dreno interno (c), contendo a indicação

do sentido da corrente ao longo do canal. ................................................................................28

Figura 2.3 – Representação gráfica do comprimento efetivo de canal dos SOI MOSFETs

convencional e circular operando em configurações de dreno externo e interno.....................29

Figura 2.4 – Gráfico teórico da determinação de V

pelo método da derivada da

transcondutância.......................................................................................................................31

Figura 2.5 – Exemplo de uma curva teórica de R

x V

, usada para realizar a extração da

resistência série de um MOSFET.............................................................................................32

Figura 2.6 – Exemplo de uma curva de g

x I

/(W/L) obtida experimentalmente de um

SOI nMOSFET circular operando na configuração de dreno externo. ....................................34

Figura 2.7 – Transistor bipolar parasitário no SOI MOSFET. .................................................36

Figura 2.8 – Representação do “single-transistor latchup”. Inclinação de sublimiar normal (a),

inclinação infinita de sublimiar e histerese (b), e “latchup” do dispositivo (c)........................36

Figura 2.9 – Método para determinação da tensão Early. ........................................................37

Figura 2.10 - Amplificador de transcondutância de um único transistor. ................................38

Figura 2.11 – Características da distorção harmônica de circuitos lineares (a) e não-lineares

(b). ............................................................................................................................................41

Figura 2.12 – Circuito usado para medir a distorção harmônica (a) e a distorção na corrente de

dreno causada pela não linearidade na curva I

-V

(b).........................................................42

Figura 2.13 – Processo de normalização da curva DC entrada-saída através do método IFM.44

Figura 2.14 – Representação das duas áreas presentes no quadrado dividido pela curva

normalizada entrada-saída y(x). ...............................................................................................45

Figura 2.15 – Característica da curva normalizada que intercepta a bissetriz em um ponto

qualquer e a correção feita pela função ys(x)...........................................................................46

Figura 2.16 – Saída normalizada da função yr(x). ...................................................................47

Figura 2.17 – Saída normalizada simétrica da diferença yr(x)-x e seu módulo |yr(x)-x|. O caso

mais comum de múltiplos cruzamentos da bissetriz. ...............................................................48

Figura 2.18 – Esquema gráfico para obtenção de (THD/A

) x (g

DS.

)..................................50

Figura 3.1 – Curvas da segunda derivada de I

x V

experimental dos transistores SOI

nMOSFET convencional (a) e circular (b)...............................................................................53

Figura 3.2 – Corrente de dreno normalizada em função da razão de aspecto em função da

sobretensão de porta dos transistores SOI nMOSFETs convencional e circular operando em

configuração de dreno externo e interno para diferentes valores de V

[0,4 V (a), 0,6 V (b),

0,8 V (c) e 1 V (d)]. ..................................................................................................................54

Figura 3.3 – Resistência normalizada entre dreno e fonte dos SOI nMOSFETs convencional e

circular operando em configuração de dreno externo e interno para polarização de dreno igual

a 100 mV. .................................................................................................................................57

Figura 3.4 – Desenho ilustrativo da resistência da região interna e externa de uma parte de um

transistor circular (a), representação do transistor circular operando em configuração de dreno

externo (b) e interno (c), considerando a resistência série. ......................................................58

Figura 3.5 – Curva experimental I

/(W/L) x V

mostrando a ocorrência do efeito single-

transistor latchup no transistor circular operando em configuração de dreno interno na região

de sublimiar. .............................................................................................................................59

Figura 3.6 – Transcondutância normalizada em função da razão de aspecto em função da

sobretensão de porta dos SOI nMOSFETs convencional e circular, operando em configuração

de dreno externo e interno para polarização de dreno igual a 0,4 V (a) e 0,5 V (b).................60

Figura 3.7 – Conjunto de curvas g

x V

experimentais para diferentes valores de V

transistor circular operando com dreno interno, com destaque para o primeiro pico de cada

curva. ........................................................................................................................................62

Figura 3.8 – Curvas experimentais de g

em função da tensão de porta (V

), para V

igual a 0,11 V (a) e 0,8 V (b)....................................................................................................63

Figura 3.9 – Curva experimental da relação g

em função da corrente de dreno

normalizada [I

/(W/L)] e polarização de dreno igual a 110 mV............................................64

Figura 3.10 – Curva experimental da relação g

em função da corrente de dreno

normalizada [I

/(W/L)] e polarização de dreno igual a 0,8 V, com destaque para a região de

inversão forte............................................................................................................................65

Figura 3.11 – Medidas experimentais da corrente de dreno normalizada em função da razão de

aspecto em função da tensão de dreno dos SOI nMOSFETs convencional e circular operando

em configuração de dreno externo e interno, para diferentes valores de sobretensão de porta.

..................................................................................................................................................66

Figura 3.12 – Tensão Early em função da sobretensão de porta (V

) experimental dos

transistores SOI nMOSFETs. ...................................................................................................68

Figura 3.13 – Representação do ganho de saída em função do ponto de polarização V

dos

SOI nMOSFETs convencional e circular operando em configuração de dreno externo e

interno.......................................................................................................................................69

Figura 3.14 – Distorção harmônica total em função do ponto de polarização V

experimental

dos SOI nMOSFETs convencional e circular operando em configuração de dreno externo e

interno para V

igual a 30 mV(a) e 200 mV (b). ......................................................................70

Figura 3.15 – Distorção harmônica de terceira ordem em função do ponto de polarização V

dos SOI nMOSFETs convencional e circular operando em configuração de dreno externo e

interno para V

igual a 30 mV (a) e 200 mV (b). .....................................................................72

Figura 3.16 – THD/A

em função do ponto de polarização V

experimental dos SOI

nMOSFETs convencional e circular operando em configuração de dreno externo e interno

para V

igual a 30 mV e 200 mV.............................................................................................73

Figura 3.17 – THD/A

em função da relação g

experimental dos SOI nMOSFETs

convencional e circular operando em configuração de dreno externo e interno para V

igual a

30 mV e 200 mV. ....................................................................................................................74

Figura 3.18 – THD/A

em função de V

dos SOI nMOSFETs convencional e circular

operando em configuração de dreno externo e interno para g

igual a 4,6 V

-1

..................75

Figura 3.19 – HD3/A

em função de V

experimental dos SOI nMOSFETs convencional e

circular operando em configuração de dreno externo e interno para g

igual a 4,6 V

-1

.....77

Figura 4.1 – Representação tridimensional da estrutura do SOI nMOSFET convencional

simulada....................................................................................................................................80

Figura 4.2 – Representação tridimensional da estrutura do SOI nMOSFET circular simulada.

..................................................................................................................................................80

Figura 4.3 – Seção transversal das estruturas simuladas..........................................................81

Figura 4.4 – Curvas da segunda derivada de I

x V

dos SOI nMOSFET convencional (a),

circular em configurações de dreno externo (b) e interno (c)...................................................83

Figura 4.5 – Corrente de dreno em função da sobretensão de porta dos SOI nMOSFETs

convencional e circular operando em configuração de dreno externo e interno para V

= 0,8

V. ..............................................................................................................................................84

Figura 4.6 – Resistência normalizada entre dreno e fonte dos SOI nMOSFETs convencional e

circular operando em configuração de dreno externo e interno para polarização de dreno igual

a 100 mV. .................................................................................................................................85

Figura 4.7 – Seção transversal do SOI nMOSFET convencional destacando-se as regiões de

interface metal/óxido de isolação do contato externo (a) e interno (b) em função da densidade

de corrente elétrica....................................................................................................................86

Figura 4.8 – Seção transversal do SOI nMOSFET circular operando em configuração de

dreno externo destacando-se as regiões de interface metal/óxido de isolação do contato

externo (a) e interno (b) em função da densidade de corrente elétrica.....................................87

Figura 4.9 – Seção transversal do SOI nMOSFET circular operando em configuração de

dreno interno destacando-se as regiões de interface metal/óxido de isolação do contato

externo (a) e interno (b) em função da densidade de corrente elétrica.....................................88

Figura 4.10 – Transcondutância normalizada em função da razão de aspecto em função da

sobretensão de porta dos SOI nMOSFETs convencional e circular, operando em configuração

de dreno externo e interno para polarização de dreno igual a 0,8 V. .......................................89

Figura 4.11 – g

em função da sobretensão de porta (V

) dos SOI nMOSFETs

convencional e circular para V

igual a 0,8 V........................................................................90

Figura 4.12 – g

em função da corrente de dreno normalizada [I

/(W/L)]......................91

Figura 4.13 – Corrente de dreno normalizada em função da razão de aspecto em função da

tensão de dreno dos SOI nMOSFETs convencional e circular operando em configuração de

dreno externo e interno, para V

= 400 mV e 500 mV (a) e 600 mV e 700 mV (b)..............92

Figura 4.14 – Tensão Early em função do ponto de polarização (V

) dos transistores SOI

nMOSFETs...............................................................................................................................95

Figura 4.15 – Representação do ganho de tensão em função de V

dos SOI nMOSFETs

convencional e circular operando em configuração de dreno externo e interno,

respectivamente. .......................................................................................................................96

Figura 4.16 – Distorção harmônica total em função do ponto de polarização V

dos SOI

nMOSFETs convencional e circular operando em configuração de dreno externo e interno

para V

igual a 30 mV(a) e 200 mV (b)....................................................................................97

Figura 4.17 – Distorção harmônica de terceira ordem em função do ponto de polarização V

dos SOI nMOSFETs convencional e circular operando em configuração de dreno externo e

interno para V

igual a 30 mV (a) e 200 mV (b). .....................................................................99

Figura 4.18 – THD/A

em função do ponto de polarização V

dos SOI nMOSFETs

convencional e circular operando em configuração de dreno externo e interno para V

igual a

30 mV e 200 mV. ..................................................................................................................101

Figura 4.19 – THD/A

em função da relação g

dos SOI nMOSFETs convencional e

circular operando em configuração de dreno externo e interno para V

igual a 30 mV e 200

mV. .........................................................................................................................................103

Figura 4.20 – THD/A

em função de V

dos SOI nMOSFETs convencional e circular

operando em configuração de dreno externo e interno para g

igual a 2,6 V

-1

................104

Figura 4.21 – HD3/A

em função de V

dos SOI nMOSFETs convencional e circular

operando em configuração de dreno externo e interno para g

igual a 2,6 V

-1

................106

Figura A.1 – Representação 3D da região do canal de um SOI MOSFET de porta de

geometria circular...................................................................................................................115

LISTA DE TABELAS

Tabela 3.1 – Tensão Early em função do ponto de polarização (V

) dos transistores SOI

nMOSFETs convencional e circular operando em configuração de dreno externo e interno..67

Tabela 3.2 – Ganho de tensão em função do ponto de polarização (V

) dos transistores SOI

nMOSFETs convencional e circular operando em configuração de dreno externo e interno,

para V

= 0,8 V.......................................................................................................................68

Tabela 3.3 – THD/A

x V

dos SOI nMOSFETs convencional e circular operando em

configuração de dreno externo e interno para g

igual a 4,6 V

-1

........................................76

Tabela 3.4 – Resumo das medidas experimentais dos SOI nMOSFETs convencional e circular

operando em configuração de dreno externo e interno.............................................................78

Tabela 4.1 – Tensão Early em função do ponto de polarização (V

) dos transistores SOI

nMOSFETs convencional e circular operando em configuração de dreno externo e interno..94

Tabela 4.2 – Ganho de tensão em função do ponto de polarização (V

) dos transistores SOI

nMOSFETs convencional e circular operando em configuração de dreno externo e interno,

para V

= 0,8 V.......................................................................................................................95

Tabela 4.3 – THD/A

x V

dos SOI nMOSFETs convencional e circular operando em

configuração de dreno externo e interno para g

igual a 2,6 V

-1

......................................105

LISTA DE SÍMBOLOS

∂I

Variação infinitesimal na corrente entre dreno e fonte (A)

∆I

Variação na corrente entre dreno e fonte (A)

∆L

Distância entre a região de estrangulamento e a região de dreno do SOI

MOSFET circular operando em configuração de dreno externo (nm)

∆L

Distância entre a região de estrangulamento e a região de dreno do SOI

MOSFET circular operando em configuração de dreno interno (nm)

∆L

Distância entre a região de estrangulamento e a região de dreno do SOI

MOSFET convencional (nm)

∆V

Variação na tensão entre dreno e fonte (V)

∂V

Variação infinitesimal na tensão entre porta e fonte (V)

∆V

Variação na tensão entre porta e fonte (V)

∆V

Variação na tensão de entrada de um amplificador de transcondutância SOI

nMOSFET (V)

∆V

out

Variação na tensão de saída de um amplificador de transcondutância SOI

nMOSFET (V)

Permissividade do vácuo (8,854 x 10

-14

F/cm)

Permissividade do silício (F/cm)

Mobilidade dos elétrons na camada de inversão [cm

/(V.s)]

Φ Ângulo de defasagem da função de entrada do dispositivo na análise por

Taylor

Potencial de Fermi (V)

Potencial de superfície (V)

ξ Freqüência do sinal de entrada (Hz)

ω Freqüência angular do sinal de entrada (Hz)

Freqüência angular fundamental (Hz)

Amplitude do nível DC para a série de Fourier e Taylor (V)

Ganho linear para a série Taylor

Coeficientes de distorção do segundo harmônico para a série de Fourier e

Taylor

Coeficientes de distorção do terceiro harmônico para a série de Fourier e

Taylor

Amplitude do enésimo termo da série de Fourier em função do cosseno de ξ

A Amplitude da função aplicada na entrada do dispositivo

Área da região de interface dreno/canal do SOI nMOSFET circular operando

em configuração de dreno externo

Área da região de interface dreno/canal do SOI nMOSFET circular operando

em configuração de dreno interno

Área da região de interface dreno/canal do SOI nMOSFET convencional

ÁREA 1 Área acima da curva normalizada para a aplicação do IFM

ÁREA 2 Área abaixo da curva normalizada para a aplicação do IFM

Ganho de tensão em malha aberta para baixas freqüências

V_DE

Ganho de tensão do SOI nMOSFET circular operando em configuração de

dreno externo (dB)

V_DI

Ganho de tensão do SOI nMOSFET circular operando em configuração de

dreno interno (dB)

V_Q

Ganho de tensão do SOI nMOSFET convencional (dB)

Amplitude do enésimo termo da série de Fourier em função do seno de ξ

Coeficiente de Fourier correspondente à amplitude do nível DC do sinal de

saída

Coeficiente de Fourier correspondente à amplitude do sinal de freqüência

fundamental na saída

Coeficiente de Fourier correspondente à amplitude do terceiro harmônico no

sinal de saída

Capacitância de saída de um amplificador de transcondutância SOI nMOSFET

Coeficiente de Fourier correspondente à amplitude do harmônico de ordem n

no sinal de saída

oxf

Capacitância do óxido de porta por unidade de área (F/cm

)

D Primeira função integral para o cálculo da distorção harmônica

Ds Segunda função integral para o cálculo da distorção harmônica

Dr Terceira função integral para o cálculo da distorção harmônica

Drs Quarta função integral para o cálculo da distorção harmônica

Fator Geométrico que define a relação entre as dimensões dos transistores

retangulares e circulares

freqüência de ganho unitário (Hz)

DLS

Condutância de dreno (S)

Transcondutância (S)

m_máx

Transcondutância máxima (S)

HD0 Distorção harmônica correspondente à parcela DC do sinal de entrada

HD2 Distorção harmônica referente ao harmônico de segunda ordem

HD3 Distorção harmônica referente ao harmônico de terceira ordem

HDn Distorção harmônica referente ao harmônico de enésima ordem

I Corrente (A)

Corrente do canal (A)

Corrente de dreno (A)

DS_DE

Corrente de dreno do SOI nMOSFET circular operando em configuração de

dreno externo (A)

DS_DI

Corrente de dreno do SOI nMOSFET circular operando em configuração de

dreno interno (A)

DS_Q

Corrente de dreno do SOI nMOSFET convencional (A)

DSsat

Corrente de dreno de saturação (A)

DSsat_DI

Corrente de dreno de saturação do SOI MOSFET circular operando em

configuração de dreno interno (A)

→

Densidade de campo elétrico

k Constante de Boltzmann (1,38 x 10

-23

J/K)

L Comprimento de máscara do canal do dispositivo (μm)

eff

Comprimento efetivo do canal do dispositivo (μm)

eff_DE

Comprimento efetivo do canal do SOI MOSFET circular operando em

configuração de dreno externo (μm)

effDI

Comprimento efetivo do canal do SOI MOSFET circular operando em

configuração de dreno interno (μm)

effQ

Comprimento efetivo do canal do SOI MOSFET convencional (μm)

M Fator multiplicativo TBJ parasitário

Concentração de dopantes no canal (cm

-3

)

Dreno/Fonte

Concentração de dopantes no dreno e fonte (cm

-3

)

Potência da freqüência fundamental no sinal de saída

Potência do segundo harmônico presente no sinal de saída

Potência do terceiro harmônico presente no sinal de saída

Potência do quarto harmônico presente no sinal de saída.

Potência do enésimo harmônico presente no sinal de saída

q Carga elementar do elétron (q = 1,6 x 10

-19

R1 Raio interno da coroa que define o início do canal do transistor circular

R2 Raio externo da coroa que define o final do canal do transistor circular

R3 Raio do transistor circular

Resistência do canal (Ω)

Resistência série (Ω)

Resistência total entre fonte e dreno (Ω)

SEXT

Resistência série da região externa do SOI nMOSFET circular

SINT

Resistência série da região interna do SOI nMOSFET circular

Snorm

Resistência série normalizada (Ω)

S Inclinação de sub-limiar (mV/década)

oxb

Espessura da camada de óxido enterrado (nm)

oxf

Espessura da camada de óxido de porta (nm)

Espessura da camada de silício (nm)

T Temperatura absoluta (K)

THD Distorção harmônica total (dB)

THD

Distorção harmônica total acrescida do nível DC (dB)

(THD/A

)

Distorção harmônica total efetiva do SOI nMOSFET circular operando em

configuração de dreno externo (dB)

(THD/A

)

Distorção harmônica total efetiva do SOI nMOSFET circular operando em

configuração de dreno interno (dB)

(THD/A

)

Distorção harmônica total efetiva do SOI nMOSFET convencional (dB)

V Tensão (V)

Nível de tensão DC entre porta e fonte (V)

Amplitude da freqüência fundamental no sinal de saída

Amplitude do segundo harmônico no sinal de saída

Amplitude do terceiro harmônico no sinal de saída

Amplitude do quarto harmônico no sinal de saída

Amplitude máxima do sinal de entrada senoidal (V)

a_DE

Amplitude máxima do sinal de entrada senoidal do SOI nMOSFET circular

operando em configuração de dreno externo (V)

a_DI

Amplitude máxima do sinal de entrada senoidal do SOI nMOSFET circular

operando em configuração de dreno interno (V)

a_Q

Amplitude máxima do sinal de entrada senoidal do SOI nMOSFET

convencional (V)

Amplitude do enésimo harmônico no sinal de saída

Potencial de substrato (V)

Tensão aplicada ao substrato (V)

Potencial de dreno (V)

Tensão de alimentação (V)

Diferença de potencial entre dreno e porta (V)

Tensão aplicada ao dreno do transistor (V)

DSsat

Tensão de dreno de saturação (V)

Tensão Early (V)

Tensão de faixa plana (V)

Potencial de porta (V)

Tensão aplicada à porta do transistor (V)

Sobretensão de porta (V)

Tensão de entrada (V)

OUT

Tensão de saída (V)

Potencial de fonte (V)

GS_DE

’ Tensões efetivas entre porta e fonte do SOI nMOSFET circular operando em

configuração de dreno externo (V)

GS_DI

’ Tensões efetivas entre porta e fonte do SOI nMOSFET circular operando em

configuração de dreno interno (V)

Tensão de limiar (V)

W Largura do canal do dispositivo (μm)

médio

Largura médio do canal do SOI nMOSFET circular (μm)

Ponto de polarização do dispositivo na análise pelo IFM

dmax

Espessura máxima da camada de depleção

LISTA DE ABREVIATURAS

AC Corrente Alternada

CF Coeficientes de Fourier

CGT Circular Gate Transistor (Transistor de Canal Circular)

CGT

Transistor de Canal Circular Operando em Configuração de Dreno Externo

CGT

Transistor de Canal Circular Operando em Configuração de Dreno Interno

DC Corrente Contínua

ED External Drain (Dreno Externo)

FET Field Effect Transistor (Transistor de Efeito de Campo)

HD Harmonic Distortion (Distorção Harmônica)

ID Internal Drain (Dreno Interno)

IFM Integral Function Method (Método da Função Integral)

IMD Intermodulation Distortion (Distorção de Intermodulação)

LPLV Low-Power Low-Voltage (Baixa-Potência Baixa-Tensão)

MOS Metal-Oxide-Semiconductor (Metal-Óxido-Semicondutor)

OTA Operational Transconductance Amplifier (Amplificador Operacional de

Transcondutância)

SOI Silicon-on-Insulator (Silício sobre Isolante)

THD Total Harmonic Distortion (Distorção Harmônica Total)

HD Harmonic Distortion (Distorção Harmônica)

HD2 Second Order Harmonic Distortion (Distorção de Segundo Harmônico)

HD3 Third Order Harmonic Distortion (Distorção de Terceiro Harmônico)

VIP Voltage Interception Point (Ponto de Interceptação da Tensão)

VLSI Very Large Scale of Integration (Muito grande escala de integração)

SUMÁRIO

1 INTRODUÇÃO................................................................................................................23

2 CONCEITOS FUNDAMENTAIS ...................................................................................27

2.1 SOI

MOSFET DE PORTA DE GEOMETRIA CIRCULAR..................................................27

2.1.1 O

RIENTAÇÃO DA CORRENTE ELÉTRICA..............................................................28

2.2 R

EGIÃO DE ESTRANGULAMENTO (PINCH-OFF) E COMPRIMENTO EFETIVO DE CANAL

EFF

) ..................................................................................................................................29

2.3 T

ENSÃO DE LIMIAR ....................................................................................................30

2.4 R

ESISTÊNCIA SÉRIE....................................................................................................32

2.5 T

RANSCONDUTÂNCIA ................................................................................................33

2.6 R

AZÃO G

............................................................................................................33

2.7 E

FEITO PARASITÁRIO DEVIDO AO CORPO FLUTUANTE ................................................35

2.8 T

ENSÃO EARLY (V

) E CONDUTÂNCIA DE DRENO (G

)...........................................37

2.9 G

ANHO DE TENSÃO DE UM AMPLIFICADOR DE TRANSCONDUTÂNCIA DE UM ÚNICO

TRANSISTOR

...........................................................................................................................38

2.10 N

ÃO-LINEARIDADE OU DISTORÇÃO HARMÔNICA .......................................................40

2.10.1 M

ÉTODOS PARA DETERMINAÇÃO DA NÃO-LINEARIDADE...................................42

2.10.2 D

ISTORÇÃO HARMÔNICA TOTAL EFETIVA (THD/A

) ........................................50

3 MEDIDAS EXPERIMENTAIS – RESULTADOS .........................................................52

3.1 M

EDIDAS ...................................................................................................................52

3.2 T

ENSÃO DE LIMIAR (V

) ..........................................................................................53

3.3 C

ARACTERÍSTICAS [I

/(W/L)] X V

.......................................................................54

3.4 R

ESISTÊNCIA SÉRIE NORMALIZADA ...........................................................................57

3.5 T

RANSISTOR PARASITÁRIO DEVIDO AO CORPO FLUTUANTE (SINGLE-TRANSISTOR

LATCHUP

)...............................................................................................................................59

3.6 T

RANSCONDUTÂNCIA NORMALIZADA [G

/(W/L)].....................................................60

3.7 R

AZÃO G

EM FUNÇÃO DA SOBRETENSÃO DE PORTA ...........................................62

3.8 R

AZÃO G

EM FUNÇÃO DA CORRENTE DE DRENO NORMALIZADA EM FUNÇÃO DA

RAZÃO DE ASPECTO

...............................................................................................................64

3.9 C

ARACTERÍSTICA I

X V

.......................................................................................66

3.10 T

ENSÃO EARLY (V

) E GANHO DE TENSÃO EM MALHA ABERTA (A

)......................67

3.11 DISTORÇÃO HARMÔNICA PARA DISPOSITIVOS OPERANDO EM SATURAÇÃO ................69

3.11.1 D

ISTORÇÃO HARMÔNICA TOTAL (THD) ............................................................70

3.11.2 D

ISTORÇÃO DO HARMÔNICO DE TERCEIRA ORDEM (HD3).................................72

3.11.3 D

ISTORÇÃO HARMÔNICA TOTAL EFETIVA ..........................................................73

3.11.4 D

ISTORÇÃO HARMÔNICA EM FUNÇÃO DA AMPLITUDE DA ENTRADA SENOIDAL

) ..........................................................................................................................75

3.12 R

ESUMO DAS MEDIDAS EXPERIMENTAIS ....................................................................77

4 SIMULAÇÕES NUMÉRICAS – RESULTADOS ..........................................................79

4.1 S

IMULADOR ATLAS ...................................................................................................79

4.2 M

ODELOS UTILIZADOS NO SIMULADOR ATLAS..........................................................81

4.3 T

ENSÃO DE LIMIAR (V

) ..........................................................................................83

4.4 C

ARACTERÍSTICAS I

X V

.....................................................................................84

4.5 R

ESISTÊNCIA SÉRIE NORMALIZADA ...........................................................................85

4.6 T

RANSCONDUTÂNCIA NORMALIZADA [G

/(W/L)].....................................................89

4.7 R

AZÃO G

EM FUNÇÃO DA SOBRETENSÃO DE PORTA ...........................................90

4.8 R

AZÃO G

EM FUNÇÃO DA CORRENTE DE DRENO NORMALIZADA EM FUNÇÃO DA

RAZÃO DE ASPECTO

...............................................................................................................91

4.9 C

ARACTERÍSTICA I

X V

.......................................................................................92

4.10 T

ENSÃO EARLY (V

) E GANHO DE TENSÃO EM MALHA ABERTA (A

) ......................94

4.11 D

ISTORÇÃO HARMÔNICA PARA DISPOSITIVOS OPERANDO EM SATURAÇÃO ................96

4.11.1 D

ISTORÇÃO HARMÔNICA TOTAL (THD) ............................................................97

4.11.2 D

ISTORÇÃO DO HARMÔNICO DE TERCEIRA ORDEM (HD3).................................98

4.11.3 D

ISTORÇÃO HARMÔNICA TOTAL EFETIVA ........................................................100

4.11.4 D

ISTORÇÃO HARMÔNICA EM FUNÇÃO DA AMPLITUDE DA ENTRADA SENOIDAL

) ........................................................................................................................104

5 CONCLUSÕES E SEQÜÊNCIA DO TRABALHO .....................................................107

REFERÊNCIAS

BIBLIOGRÁFICAS ...................................................................................110

APÊNDICE

A – DEDUÇÃO FATOR GEOMÉTRICO ....................................................................114

APÊNDICE

B – SIMULAÇÃO ATLAS ......................................................................................117

APÊNDICE

C – RESUMO SEMINATEC 2007 .......................................................................123

APÊNDICE

D – ARTIGO SFORUM2007 ...............................................................................125

APÊNDICE

E – ARTIGO ECS MEETING .................................................................................132

1 INTRODUÇÃO

O transistor de efeito de campo do tipo metal-óxido-semicondutor (MOSFET) é um

dispositivo capaz de controlar o fluxo de corrente entre seus terminais de saída (dreno e fonte)

através do potencial aplicado ao terminal de porta, que é isolado da estrutura por meio de um

óxido fino (óxido de porta) [1].

Apesar de ser conhecido desde 1926, quando foi patenteado por Lilienfield, apenas em

1960 tornou-se uma realidade comercial, principalmente por permitir uma escala de

miniaturização muito maior que os transistores bipolares (TBJ) e por possuir um processo de

fabricação relativamente simples. Diferentemente dos bipolares, os MOSFETs permitem a

condução de corrente por apenas um tipo de portador (elétrons ou lacunas), isso lhe rendeu a

denominação de transistor unipolar [1],[2].

Quase ao mesmo tempo em que os transistores MOS tradicionais entravam em escala

de produção, surgiu o conceito tecnológico de dispositivos Silício-Sobre-Isolante (SOI),

objetivando circuitos com alta densidade de integração [3].

Inicialmente, a tecnologia SOI tinha como principal aplicação, a fabricação de

circuitos resistentes à radiação, mas ela ficou adormecida por décadas, já que a tecnologia

MOSFET convencional não dava sinais que se tornaria obsoleta. As previsões iniciais

apontavam um limite tecnológico na ordem de 1 micrometro, porém isso foi revisto

posteriormente para 0,5 micrometro e depois para um quarto de micrometro [3]. Isso fez com

que os dispositivos SOI demorassem ainda mais para chegar ao mercado em escala industrial.

Na medida em que as dimensões foram reduzidas e a dopagem do substrato

aumentada, as capacitâncias parasitas aumentaram, pois apenas 1

μm dos atuais 800 μm de

espessura da lâmina de silício era efetivamente usado. Outro efeito bastante indesejável que se

tornou muito comum, foi o disparo do tiristor PNPN inerente a todas as estruturas CMOS

convencionais [4] [Figura 1.1(a)].

Figura 1.1 – (a) Seção transversal de um inversor CMOS convencional com a representação das capacitâncias

parasitas e do tiristor PNPN parasitário. (b) Seção transversal de um inversor SOI CMOS e suas capacitâncias

parasitas.

Fonte: “adaptado de” Colinge, J-. P., Silicon-On-Insulator Technology, 2004, 3 ed., p. 3.

Por sua vez, um dispositivo SOI fabricado a partir de um filme fino de silício, e

mecanicamente suportado por um isolante [Figura 1.1(b)] é considerado um dispositivo

MOSFET quase ideal. Isso se justifica pelos seguintes aspectos [3]:

Isolação dielétrica: circuitos com SOI MOSFETs são constituídos em ilhas

contendo apenas um componente e ficam dieletricamente isolados entre si e

também do substrato, por intermédio do óxido enterrado. Isso elimina

totalmente a possibilidade da formação das indesejáveis junções PNPN;

Projeto de circuitos e procedimentos: a seqüência de fabricação de circuitos

com SOI MOSFETs em lâminas SOI, é mais simples que a convencional, pois

a ausência de poços e das barreiras entre componentes, reduzem o número de

passos no processo de fabricação e oferecem uma maior liberdade de projeto.

Além disso, é possível aumentar a densidade de componentes por unidade de

área e minimizar as interconexões entre os componentes;

TIRISTOR

PARASITÁRIO

(a)

(b)

c) Efeitos de canal curto: os dispositivos SOI são mais imunes aos efeitos de

canal curto, basicamente porque as extensões da região de depleção de fonte e

dreno estão restritas ao tamanho da junção e ao controle do potencial de

superfície pelas duas portas (via porta superior e pelo substrato de silício);

Confiabilidade: a motivação primária para o desenvolvimento da tecnologia

SOI MOSFET, foi sua excelente tolerância à radiação.

A constante demanda por dispositivos mais eficazes, capazes de drenar maior corrente

de dreno, mais imunes aos efeitos de canal curto, e que sejam capazes de reproduzir com

maior fidelidade os sinais analógicos, resultou no desenvolvimento de novos dispositivos

(Canal-Gradual (GC), Dupla Porta SOI MOSFET, etc) [5],[6],[7] e novas técnicas de leiaute e

de arranjo de dispositivos que acarretaram no aumento da área e das capacitâncias parasitárias

dos circuitos integrados. Uma outra possibilidade é estudar a influência da forma geométrica

da porta dos transistores, considerando-se a mesma tecnologia. O SOI nMOSFET com porta

de geometria circular (CGT) é uma opção [8].

Considerando-se esta opção, este trabalho objetiva investigar comparativamente a

distorção harmônica (linearidade) [8],[9] entre os SOI nMOSFETs convencional (porta em

formato retangular) e com porta de geometria circular implementados com tecnologia sub-

micrométrica de 0,13

μm. O estudo leva em consideração os efeitos da assimetria entre fonte

e dreno do transistor de porta circular operando em configuração de dreno interno e dreno

externo. As comparações entre a linearidade do transistor de porta circular e retangular são

realizadas considerando a mesma razão de aspecto (W/L). Justificativas físicas são propostas

e são suportadas por resultados experimentais e por simulações numéricas tridimensionais.

Para tanto, este trabalho é dividido em quatro capítulos, além deste breve capítulo

introdutório.

No segundo capítulo são estudados os conceitos fundamentais que servem de base

para o desenvolvimento deste trabalho. Neste capítulo também é apresentado o método da

função integral (IFM) [10],[11],[12] que usa apenas a característica em corrente contínua

(DC) do dispositivo para calcular a distorção harmônica.

O terceiro capítulo é todo dedicado à apresentação dos resultados das medidas

experimentais da distorção harmônica em SOI nMOSFETs convencional e de canal circular,

operando na região de saturação como amplificadores de sinais.

O quarto capítulo repete a análise realizada no capítulo três, porém agora baseada em

resultados de simulações numéricas tridimensionais.

Por fim, no quinto capítulo são apresentadas as principais conclusões obtidas por esse

estudo. Também são sugeridas possíveis seqüências de trabalho que podem ser realizadas a

partir deste.

2 CONCEITOS FUNDAMENTAIS

Neste capítulo são apresentados os conceitos fundamentais que suportam o estudo da

distorção harmônica em SOI nMOSFETs com porta convencional e circular.

2.1 SOI MOSFET de porta de geometria circular

Os MOSFETs, implementados com tecnologia SOI, de porta de geometria circular

[4],[8] são dispositivos assimétricos, pois as dimensões de fonte e dreno são diferentes

(Figura 2.1). A corrente circula na direção radial do canal, ou seja, ela pode existir da região

externa para interna, operando na configuração de dreno externo, abreviado como CGT

[Figura 2.1(a)] ou pode ocorrer da região interna para externa, operando na configuração de

dreno interno, abreviado como CGT

[Figura 2.1(b)].

Figura 2.1 – Leiaute de SOI MOSFETs circulares, onde a região interna circular pode operar ou como fonte (a)

ou como dreno (b).

Na Figura 2.1, R1 é o raio que define o início da região de porta, R2 é o raio que

define o final da região de porta, L é o comprimento do canal (R2-R1) e R3 é o raio externo

que define o final da região de fonte/dreno.

A relação entre as razões de aspecto (f

) dos transistores convencional e circular é

dada pela equação (2.1).

Fonte

Porta

Dreno

Porta

Fonte

R2 R2

(b) (a)

()

Circular

alConvencion

2π

⎥

⎦

⎤

⎢

⎣

⎡

⎟

⎠

⎞

⎜

⎝

⎛

(2.1)

onde W é a largura do canal. Detalhes sobre a dedução desta expressão são apresentados no

Apêndice A.

2.1.1

Orientação da corrente elétrica

A Figura 2.2 apresenta a vista superior e a seção transversal dos SOI nMOSFETs

convencional [Figura 2.2(a)], circular operando em configuração de dreno externo [Figura

2.2(b)] e de dreno interno [Figura 2.2(c)], onde é indicado o sentido da corrente de dreno ao

longo do canal dos transistores.

Figura 2.2 – Vista superior e seção transversal dos SOI nMOSFETs convencional (a), circular operando em

configuração de dreno externo (b) e de dreno interno (c), contendo a indicação do sentido da corrente ao longo

do canal.

Diferentemente do transistor convencional, o transistor circular apresenta orientação

radial da corrente que circula pelo canal. Essa corrente pode ser definida como convergente

nos transistores polarizados com dreno externo, ou divergente na polarização de dreno

interno.

Dreno Canal Fonte

Convencional

Circula

N+ N+

Óxido

Substrato

Porta

(a)

Dreno

Fonte

Canal

N+ N+

N+

Óxido

Substrato

(b)

Fonte

Dreno

Canal

N+ N+ N+

Óxido

Substrato

P P

(c)

PortaPorta PortaPorta

2.2 Região de estrangulamento (Pinch-off) e comprimento efetivo de canal (L

eff

)

Quando os dispositivos estão operando nas mesmas condições de polarização, o ponto

de estrangulamento se dá de forma diferenciada para cada uma das estruturas. A Figura 2.3

mostra o comportamento da região de estrangulamento do SOI MOSFET convencional e do

circular operando em ambas as configurações estudadas (estes são representados em apenas

uma parte do dispositivo).

Figura 2.3 – Representação gráfica do comprimento efetivo de canal dos SOI MOSFETs convencional e circular

operando em configurações de dreno externo e interno.

Convenciona

CGT

Dreno Canal Fonte

effDE

∆L

W [(R1+R2)/2]

Região de

Estrangulamento

effQ

∆L

Dreno Canal Fonte

W [(R1+R2)/2]

effDI

∆L

Dreno Canal Fonte

Na Figura 2.3, ∆L

, ∆L

e ∆L

são as distâncias entre a região de estrangulamento e

a região de dreno, e L

eff_Q

, L

eff_DE

e L

eff_DI

são os comprimentos efetivos de canal dos SOI

nMOSFETs convencional e circular operando em configuração de dreno externo e interno,

respectivamente. Note que o comprimento efetivo de canal (L

eff

) é dado pela diferença entre o

comprimento de canal de máscara (L) e a distância entre as regiões de estrangulamento e o

dreno (∆L).

Como ∆L

é menor que ∆L

que por sua vez é menor que ∆L

, tem-se que L

eff_DE

maior que L

eff_Q

que por sua vez é maior que L

eff_DI

. Isso ocorre porque a área da região de

interface dreno/canal do CGT

é maior que área do SOI nMOSFET convencional que por

sua vez é maior que a área do CGT

, fazendo com que a densidades de campo elétrico (

→

)

próxima a região de interface dreno/canal seja menor no CGT

em relação ao SOI

nMOSFET convencional que por sua vez é menor que o CGT

. De acordo com a referência

[8], para as mesmas condições de polarização, o transistor circular operando na configuração

de dreno interno possui o menor comprimento efetivo de canal, seguido do transistor

convencional e por fim do transistor circular operando na configuração de dreno externo.

Mesmo que as variações de comprimento de canal sejam relativamente pequenas (na ordem

de nanômetros) frente ao comprimento de canal utilizado neste estudo (1 μm), elas

contribuem para que ocorra uma diferença entre as correntes que fluem nos dispositivos.

Como a corrente de dreno é inversamente proporcional ao comprimento do canal, tem-se que

DS_DI

é maior que I

DS_Q

que por sua vez é maior que I

DS_DE

onde I

DS_DI

e I

DS_DE

são as

correntes de dreno do transistor circular operando na configuração de dreno interno e externo,

respectivamente e I

DS_Q

é a corrente dreno do transistor convencional.

2.3 Tensão de limiar

A tensão de limiar (V

) de um nMOSFET convencional é definida como a tensão de

porta, que é capaz de criar uma camada de inversão na superfície do canal (interface SiO

Si), povoando-a com elétrons livres (portadores minoritários), que são capazes de conduzir

corrente elétrica ao longo do canal [2].

Sabe-se que a espessura da camada de silício (t

) do SOI nMOSFET parcialmente

depletado, é pelo menos duas vezes maior que a soma das larguras máximas das camadas de

depleção (x

dmax

) das interfaces Si-SiO

(silício-óxido de porta e silício-óxido enterrado) (t

2·x

dmax

). Essa característica garante que sempre há uma região tipo p entre as camadas de

depleção. Isso faz com que o SOI nMOSFET parcialmente depletado apresente a mesma

tensão de limiar que um transistor nMOSFET convencional, e é dada pela equação (2.2)

[4],[13]:

oxf

FFBTH

xqN

max

2 +Φ+=

(2.2)

onde V

é a tensão de faixa plana (flatband), Φ

é o potencial de Fermi, q é a carga do

elétron, N

é a concentração de dopantes no canal e C

oxf

é a capacitância do óxido de porta.

Neste trabalho utiliza-se o método da segunda derivada da corrente de dreno em

função da tensão de porta (V

), que também pode ser chamado de método da

transcondutância [13],[14], para determinação de V

. Esse método tem origem na premissa

que para tensões inferiores a V

, I

igual a zero e para V

maior ou igual a V

, I

tem

relação linear com V

. Assim, a primeira derivada de I

x V

gera uma função degrau em

igual a V

e a segunda derivada resulta em um pulso infinito em V

igual a V

. Na

prática isso não ocorre, porém um pulso relativamente estreito pode ser identificado e seu

ponto de máximo fornece o valor V

(Figura 2.4) [13].

Figura 2.4 – Gráfico teórico da determinação de V

pelo método da derivada da transcondutância.

A vantagem deste método sobre os demais métodos descritos na literatura, é que ele

não é afetado pelos efeitos da resistência série e pela degradação da mobilidade [13].

2.4 Resistência série

A resistência série (R

) de um MOSFET é o valor da resistência intrínseca das regiões

de dreno e fonte do dispositivo; ela interfere diretamente no valor da corrente de dreno (I

Considerando-se uma curva característica I

x V

, para um valor de V

constante, e

dividindo-se V

por I

, determina-se a resistência total entre dreno e fonte do dispositivo

), equação (2.3).

SCH

+==

(2.3)

onde R

é a resistência do canal.

Para baixos valores de V

e altos valores de V

, o valor de R

cai drasticamente,

pois a interface entre o canal e o óxido de porta apresenta-se totalmente invertida, fazendo

com que R

se torne praticamente igual a R

A Figura 2.5 apresenta um exemplo gráfico da resistência total de um dispositivo em

função da tensão V

. Uma curva exponencial de primeira ordem pode ser ajustada sobre os

dados experimentais e prolongada até alcançar um patamar plano [15].

Figura 2.5 – Exemplo de uma curva teórica de R

x V

, usada para realizar a extração da resistência série de

um MOSFET.

Patamar plano

= 1k Ω

= 100 mV

Experimental

Modelo

O valor da resistência no patamar plano da Figura 2.5, representa a resistência série do

dispositivo, que neste caso é de 1k Ω.

2.5 Transcondutância

A transcondutância (g

) de um MOSFET é a medida da efetividade do controle da

corrente entre dreno e fonte pela tensão de porta e fonte e é dada pela equação (2.4) [4].

∂

(2.4)

onde ∆I

é a variação de corrente entre fonte e dreno, ∆V

é a variação de tensão entre porta

e fonte, e ∂I

/∂V

é a derivada da corrente de dreno em função das variações de tensão de

porta.

A transcondutância de um SOI nMOSFET convencional de camada fina operando na

região de saturação é dada pela equação (2.5).

)(

)1(

m THGS

oxfn

−⋅⋅

(2.5)

onde μ

é a mobilidade dos elétrons na camada de inversão do canal e α é o fator de

acoplamento, dado pela equação (2.6).

oxfd

max

(2.6)

onde ε

é a permissividade do silício e x

dmax

é a espessura máxima da camada de depleção.

2.6 Razão g

A referência [16] apresenta uma metodologia de desenvolvimento de projetos de

circuitos integrados analógicos baseada num tratamento unificado para todas as regiões de

operação do MOSFET. Essa metodologia aplica-se principalmente aos circuitos analógicos

CMOS de baixa tensão e baixa potência (

low power-low voltage), onde a região de inversão

moderada geralmente é usada para implementar circuitos analógicos com um bom

compromisso entre ganho de tensão de malha aberta, velocidade (resposta em altas

freqüências ou altos valores de freqüência de ganho unitário, f

) e consumo de potência

elétrica. O procedimento de síntese está baseado na característica g

x I

/(W/L) que não

depende das dimensões dos dispositivos. Sua característica é universal (única) para todos os

MOSFETs do tipo n ou p, referente a um mesmo processo de fabricação, desde que os efeitos

de canal curto sejam evitados. A universalidade desta curva pode então ser explorada durante

a fase de projeto, quando as razões W/L dos dispositivos não são conhecidas. Uma vez

escolhido o par de valores g

e I

/(W/L), e adotando-se uma corrente de polarização I

a razão W/L do transistor pode ser exatamente determinada. Para isso, adota-se o valor de L,

de tal forma que defina uma tensão Early, que por sua vez define o ganho de tensão de malha

aberta desejado. Isto feito, ajusta-se W de forma a satisfazer a relação I

/(W/L). Note que o

gráfico de g

x I

/(W/L) fornece as regiões de operação dos dispositivos [16], onde o

limite entre as regiões de inversão fraca e moderada é determinado pelo valor de g

máximo subtraído de 10% da diferença entre seu valor máximo e mínimo, esses mesmos 10%

são somados ao valor mínimo para a determinação da do limite entre a região de inversão

moderada e forte.

A Figura 2.6 apresenta um exemplo de um gráfico de g

x I

/(W/L) obtido

experimentalmente de um SOI nMOSFET circular operando na configuração de dreno

externo.

1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

Inversão

Forte

Inversão

Moderada

-1

]

/(W/L) [A]

Inversão

Fraca

= 0,8 V

Regiação Sub-limiar

Reg. Sturação

90%

10%

Figura 2.6 – Exemplo de uma curva de g

x I

/(W/L) obtida experimentalmente de um SOI nMOSFET

circular operando na configuração de dreno externo.

Observa-se através da Figura 2.6, que maiores valores da razão g

são alcançados,

quanto mais próximo da região de inversão fraca o transistor é polarizado.

2.7 Efeito parasitário devido ao corpo flutuante

O potencial da camada de silício dos SOI MOSFETs parcialmente depletados

apresenta-se flutuando, pois a camada de silício não está ligada diretamente a nenhum

eletrodo. Esse potencial é determinado pelas correntes que entram e saem pelo corpo do

dispositivo, bem como pelo acoplamento capacitivo entre ele e os 4 terminais disponíveis

nesses transistores (dreno, fonte, porta e substrato). Uma vez que o potencial do corpo está

diretamente relacionado à tensão de limiar, transientes neste potencial resultam em alterações

de tensão de limiar e instabilidades na corrente de dreno [4].

A geração de portadores majoritários no canal (neste caso lacunas) devido à ionização

por impacto, próximo à região de dreno, aumenta o potencial de corpo, isso faz com que a

tensão de limiar diminua. Esse fenômeno não se restringe aos transistores operando em

saturação ou triodo. Quando a tensão de porta ainda é inferior à tensão de limiar, a ionização

por impacto pode ocorrer, se a tensão de dreno for elevada suficiente, mesmo que a corrente

seja muito baixa. O aumento no potencial de porta se reflete na redução da tensão de limiar.

Finalmente, é possível notar um deslocamento para esquerda da curva I

x V

, o resultado

disso é uma inclinação de sublimiar menor que o limite teórico (60 mV/década) [4],[17],[18].

Quando o tempo de vida dos portadores minoritários é alto suficiente, o transistor

bipolar (TBJ) parasita NPN que se forma na estrutura do nMOSFET, amplifica a corrente de

base, que por sua vez aumenta a corrente de dreno (Figura 2.7), o que caracteriza uma

realimentação positiva de corrente. Isso faz com que haja um aumento brusco na corrente de

dreno e leva a inclinação de sublimiar a praticamente 0 mV/década. Esse fenômeno é

conhecido como “

single-transistor latchup” (Figura 2.8) [4].

Figura 2.7 – Transistor bipolar parasitário no SOI MOSFET.

Fonte: “adaptado de” Colinge, J-. P., Silicon-On-Insulator Technology, 2004, 3 ed., p. 210.

Na Figura 2.7, I

é a corrente do canal, M é o fator multiplicativo e β é o ganho de

corrente do TBJ.

Figura 2.8 – Representação do “single-transistor latchup”. Inclinação de sublimiar normal (a), inclinação infinita

de sublimiar e histerese (b), e “latchup” do dispositivo (c).

Fonte: “adaptado de” Colinge, J-. P., Silicon-On-Insulator Technology, 2004, 3 ed., p. 211.

A Figura 2.8 apresenta três possibilidades de operação de um transistor na região de

sublimiar. Para baixos valores de V

, verifica-se um comportamento normal da inclinação de

sublimiar [Figura 2.8(a)]. À medida que V

é incrementado, a realimentação positiva de

corrente faz com que a tensão de limiar reduza e a ionização por impacto aumente, e dessa

forma, a corrente aumenta repentinamente [Figura 2.8(b)]. À medida que a tensão de porta é

Dreno

Corpo

Flutuante

Porta

Fonte

(

M-1

)

(

M-1

)

(a)

(b)

(c)

Aumento na

tensão de dreno

)

reduzida, a ionização por impacto se opõe a redução da corrente, criando um efeito de

histerese [Figura 2.8(b)]. Quando a polarização de dreno é suficientemente alta e o dispositivo

dispara, ele não pode ser mais desligado devido à realimentação positiva [Figura 2.8(c)].

2.8 Tensão Early (V

) e condutância de dreno (g

)

A tensão Early é um parâmetro que mede a dependência da corrente de dreno de

saturação (I

DSsat

) em relação à variação da tensão de dreno, para uma determinada sobretensão

de porta (V

= V

– V

). Quanto maior for seu valor, menor será a dependência da

corrente de dreno em relação à tensão de dreno. Esse efeito se deve a modulação do

comprimento de canal, ou seja, assim que V

é maior do que a tensão de dreno de saturação

DSsat

), o comprimento de canal efetivo se altera por causa do deslocamento da região de

estrangulamento na direção da fonte. O comprimento efetivo de canal torna-se menor e resulta

numa maior corrente de dreno para uma determinada sobretensão de porta.

Para determinação da tensão Early, utiliza-se o método do prolongamento do trecho

plano da região de saturação da curva I

x V

até o encontro com o eixo V

, para

diferentes valores de sobretensão de porta (V

) [1]. O ponto de encontro dessas retas com o

eixo das tensões é definido como tensão Early (Figura 2.9).

Figura 2.9 – Método para determinação da tensão Early.

Na Figura 2.9, V

GS3

, V

GS2

e V

GS1

são as tensões aplicadas à porta, Y é a variação da

corrente de dreno ∆I

DSsat

em função de X, que é a variação da tensão de corrente de dreno

DSsat

+ ∆V

DSsat

X = ∆V

DSsat

+ ∆I

DSsat

Y = ∆I

DSsat

Triodo Saturação

GS1

- V

GS3

- V

GS2

- V

∆V

DSsat

, θ é o ângulo de inclinação do triângulo Δ

formado por ∆I

DSsat

e ∆V

DSsat

, e Δ

é o

triângulo equivalente a Δ

formado a partir de V

A condutância de dreno (g

) é determinada pela variação da corrente dreno (∂I

) em

função da variação da tensão de dreno (∂V

), para uma determinada tensão de porta, equação

(2.7).

constanteV

∂

(2.7)

Para determinar a condutância de dreno utiliza-se o método da semelhança de

triângulos, como é observado na Figura 2.9, entre os triângulos Δ

e Δ

, e é dada pela equação

(2.8).

Dsat

DSsatEA

DSsat

g ≅

≅

===

tan

(2.8)

considerando V

>> V

DSsat

Na prática, g

nunca é zero, uma vez que V

é um valor finito [1].

2.9 Ganho de tensão de um amplificador de transcondutância de um único transistor

Considere um amplificador de transcondutância de um único transistor ligado a uma

carga capacitiva C

, como indicado na Figura 2.10, onde V

é a tensão de alimentação, V

a tensão de entrada e V

OUT

é a tensão de saída.

Figura 2.10 - Amplificador de transcondutância de um único transistor.

GS =

DS =

OUT

O ganho de tensão (A

) desse amplificador é dado pela equação (2.9) [4].

GSm

DSGS

DSSD

out

ΔV

.ΔVg

ΔV

.IR

ΔV

A ==⋅⋅=⋅===

(2.9)

onde ∆V

out

é a variação da tensão de saída, ∆V

é a variação da tensão de entrada, ∆V

é a

variação da tensão entre dreno e fonte (∆V

= R

), onde R

é a resistência de saída

entre fonte e dreno que é inversamente proporcional à condutância de saída entre dreno e

fonte (g

= I

Maiores ganhos de tensão são alcançados quanto maiores forem os valores de g

. Maiores valores de g

ocorrem no regime de inversão fraca para o MOSFET [19],

onde g

é praticamente constante e é inversamente proporcional a inclinação de sublimiar

(S), e é dado pela equação (2.10).

nkT

SVI

GSDS

∂

)1(

)10ln(

(2.10)

onde n é o fator de corpo (n = 1 + α), k é a constante de Boltzmann e T é a temperatura

absoluta em Kelvin.

Na inversão forte g

apresenta um comportamento hiperbólico em função da

corrente entre dreno e fonte, e é dado pela equação (2.11) [20].

oxfn

)(2

(2.11)

onde μ

é a mobilidade dos elétrons e C

oxf

é a capacitância do óxido de porta.

Para uma dada tecnologia, podem-se alcançar maiores valores de V

, usando-se

dispositivos de comprimentos longos de canal e isentos de efeitos de canal curto [4].

2.10 Não-linearidade ou distorção harmônica

O estudo de distorção harmônica em transistores é de extrema importância para o

projeto de circuitos integrados analógicos ou mistos, onde os transistores podem estar

operando na região de triodo como resistores lineares em filtros e

mixers ou na região de

saturação como amplificadores de transcondutância [12].

Qualquer deformação na forma de onda de um sinal de saída em relação à forma de

onda do sinal de entrada, a menos do ganho de tensão, é chamada de distorção [21]. Ela pode

ser de dois tipos:

Distorção Linear: ocorre em sistemas lineares, onde a amplitude do sinal de saída em

função da freqüência do sinal é alterada pelos elementos reativos (capacitores e

indutores). O espectro de freqüência de saída varia conforme o sinal de entrada. Um

exemplo típico desses sistemas são os filtros. Neste caso, não há formação de novos

harmônicos no sinal de saída, apenas ocorre a supressão de algumas faixas de

freqüência [Figura 2.11(a)];

Distorção Não-Linear: ocorre em sistemas não-lineares, onde a forma do sinal de saída

depende do ponto de operação e da amplitude do sinal de entrada. Circuitos com

diodos retificadores e transistores são exemplos típicos de sistemas não lineares. A

distorção não-linear está presente num dado sistema, se esse possuir um sinal de

entrada senoidal, com freqüência fundamental f, apresentar uma amplitude A

e na

saída o sinal possuir uma amplitude diferente A

OUT

, com um espectro de freqüências

(harmônicos) composto por múltiplos inteiros da freqüência fundamental 2f, 3f,.... É

por isso que a distorção não-linear é também chamada de distorção harmônica [Figura

2.11(b)].

Figura 2.11 – Características da distorção harmônica de circuitos lineares (a) e não-lineares (b).

Para medir a distorção em um transistor, é necessário aplicar um sinal variável na

porta do transistor (V

) e medir a corrente de dreno (I

), para um determinado valor de

tensão de dreno (V

Considere uma entrada senoidal dada pela equação (2.12).

)...2(

tfsenVVV

aGS

(2.12)

onde, V

é o nível de tensão DC entre a porta e a fonte, V

é a amplitude máxima do sinal

senoidal, f é a freqüência do sinal senoidal e t é o tempo.

A Distorção Harmônica Total (THD) do sinal de saída de um dispositivo ou circuito é

definida como a soma de todas as potências das freqüências harmônicas, acima da

fundamental, dividido pela potência da fundamental e é normalmente expressada em dB

[equação (2.13)].

...

432

_.__

cos__

PPPP

lfundamentafreqdapotência

harmônidospotência

THD

++++

∑

(2.13)

Circuito Linear

entrada

saída

Circuito Não-Linear

entrada

saída

(a)

(b)

DC f 2f 3f 4f 5

DC f 2

4f 5

DC f 2f 3

Sinal de Entrada

Sinal de Saída

entrada

saída

entrada

saída

onde P

é a potência da freqüência fundamental e P

, P

e P

são as potências das

componentes diferentes da fundamental, presentes no sinal de saída.

Na Figura 2.12(a) é representado o circuito usado para medir a distorção harmônica de

um transistor, e a Figura 2.12(b) ilustra a distorção na corrente de dreno em função de V

causada pela não linearidade na curva de transferência I

x V

, para um determinado V

Figura 2.12 – Circuito usado para medir a distorção harmônica (a) e a distorção na corrente de dreno causada

pela não linearidade na curva I

-V

(b).

2.10.1

Métodos para determinação da não-linearidade

Existem diversas formas para o cálculo da não-linearidade ou distorção harmônica em

sinais elétricos. Destacam-se três métodos bastante utilizados e com características bem

distintas, como é descrito a seguir:

Método da Série de Fourier [22],[23]: para aplicá-lo é necessário realizar a

caracterização elétrica dos dispositivos em corrente alternada (AC), onde o sinal

Distorção no

sinal I

Não-linearidade

DS =

SAÍDA

(a)

(b)

= constante

Variação do

sinal de entrada

de saída do dispositivo, que normalmente é visualizado no domínio do tempo, é

transformado no domínio da freqüência, gerando uma distribuição espectral.

Além disso, possui difícil implementação numérica.

II.

Série de Taylor [21],[22]: não mais necessita da caracterização elétrica em

corrente alternada, sendo apenas necessária a escolha de uma ponto de

polarização e o conhecimento de sua função de transferência. A desvantagem

deste método é a necessidade da realização de sucessivos cálculos de derivadas

de ordem superior da função de transferência. Isso torna o sistema muito

suscetível a ruídos e a análise torna-se muito complicada.

III.

Método da Função Integral (IFM): no início desta década, um novo método

bastante revolucionário foi apresentado, ele considera apenas a característica de

transferência DC e pode ser aplicado aos circuitos ou aos dispositivos isolados

de qualquer tecnologia. Uma análise geométrica na forma da curva de

transferência, determina a não linearidade do objeto em estudo sob diversos

aspectos [9],[10],[11],[12],[24],[25]. Esse é o método utilizado neste trabalho.

O método IFM se diferencia dos demais por não necessitar de informações (medidas

experimentais ou simulações) em regime alternado para caracterizar a distorção do

componente ou do circuito. O método permite o cálculo direto da THD, distorção harmônica

de segunda ordem (HD2) e terceira ordem (HD3). Outra vantagem deste método é sua maior

imunidade aos ruídos quando se está processando dados experimentais [10],[11],[12].

Para um transistor MOSFET operando como amplificador, ou seja, polarizado na

região de saturação, a característica DC de entrada-saída utilizada é a curva que relaciona a

corrente entre dreno e fonte (I

) com a tensão aplicada entre porta e fonte (V

). Já para o

transistor operando como resistor linear, a região de polarização é a triodo e a figura de mérito

utilizada é I

x V

. Considere que o sinal de entrada senoidal é dado pela equação (2.14).

)(

senAXX

⋅

(2.14)

onde X é o sinal de entrada, X

é o ponto de polarização DC, A é a amplitude do sinal de

entrada e ξ é igual ao produto ω.t, onde ω é a velocidade angular dada por 2π.f, f é a

freqüência do sinal e t é o tempo.

O sinal de saída é expresso por uma função não linear f(X), dada pela equação (2.15).

)(XfY

(2.15)

onde X e Y podem ser tensão ou corrente.

A primeira etapa importante do método é a normalização de ambas as magnitudes em

um intervalo que vai de 0 a 1, para isso utilizam-se as equações (2.16),(2.17) e (2.18):

AXX

AXAX

AXX

)(

)()(

)(

−

−−+

−

(2.16)

)()(

AXYAXY

AXYXY

−−+

−

(2.17)

)12(

−

xAXX

(2.18)

Considere uma curva Y = f(t) onde se aplica um sinal em torno de X

e com amplitude

de A. As magnitudes normalizadas x e y irão variar de 0 a 1, como mostrado na Figura 2.13.

Figura 2.13 – Processo de normalização da curva DC entrada-saída através do método IFM.

0 1

Substituindo a equação (2.18) em (2.17), obtém-se a característica de saída

normalizada em função do ponto de polarização e da amplitude, equação (2.19):

)()(

)())12((

)(

AXYAXY

AXYxAXY

−−+

−

(2.19)

Na Figura 2.14 é apresentado em detalhes o quadrado de área igual a 1 dividido em

duas ÁREAS pela curva y(x). Se a função y(x) fosse totalmente linear a ÁREA 1 seria igual a

ÁREA 2 e y(x) = x. A área cinza na figura dá uma idéia da não-linearidade da curva, esta é a

idéia principal do método. A distorção harmônica está relacionada com a diferença entre as

áreas acima (ÁREA 2) e abaixo (ÁREA 1) da função y(x).

Figura 2.14 – Representação das duas áreas presentes no quadrado dividido pela curva normalizada entrada-saída

y(x).

O efeito da componente DC do sinal de saída (C

), chamado de deslocamento DC

(

shift DC), no estudo da THD, é definido através da equação (2.20).

THD

∑

∞

(2.20)

onde C

é a amplitude da freqüência fundamental e C

são as amplitudes das freqüências

harmônicas de ordem n.

Define-se a função D, que corresponde a diferença entre as ÁREAS 1 e 2, que pode

ser positiva ou negativa, através da equação (2.21).

∫∫∫

−⋅⋅=⋅−⋅=−=

1)(2)()(21 dxxydyyxdxxyÁREAÁREAD

(2.21)

A função D está diretamente relacionada com THD

, e apresenta uma relação

praticamente constante, THD

≈ 1,06D [10].

Quando a curva da função y(x) não se apresenta totalmente acima ou abaixo da

bissetriz da curva DC normalizada [y(x) = x], como ilustrado na Figura 2.15, a função D não

mais condiz com a real distorção, isso porque as áreas superior e inferior se complementam

dando uma falsa idéia da linearidade. Para corrigir esse problema introduz-se uma nova

função chamada de ys(x), equação (2.22), que substitui a função y(x), agora toda a curva fica

acima da bissetriz.

xxxyxys +−= )()(

(2.22)

Figura 2.15 – Característica da curva normalizada que intercepta a bissetriz em um ponto qualquer e a correção

feita pela função ys(x).

Por conseqüência deste ajuste, uma nova função Ds é definida, de acordo com a

equação (2.23).

∫

−⋅⋅=

1)(2 dxxysDs

(2.23)

O uso da função Ds, evita a necessidade de se calcular o ponto de interseção entre a

função y(x) e a bissetriz como era feito em [24]. A função y(x) era dividida em duas partes

que eram integradas separadamente e depois seus módulos eram somados.

Em muitos casos o valor de HD3 tem ordem de grandeza muito inferior a THD, porém

em circuitos balanceados (amplificadores diferenciais, operacionais, etc.), as harmônicas de

ordem par são suprimidas fazendo com que HD3 se torne bastante representativo em THD. A

supressão das harmônicas pares é matematicamente representada pela equação (2.24).

)()(

AsenXYAsenXYYr

−

(2.24)

Normalizando-se a função Yr [equação (2.24)], o que é feito da mesma forma

apresentada nas equações (2.16), (2.17) e (2.18), obtém-se a função yr [equação (2.25)].

)()(

)())12((

)(

AXYrAXYr

AXYrxAXYr

xyr

−−+

−

(2.25)

A Figura 2.16 apresenta o resultado da função yr(x), onde é praticamente impossível

identificar o comportamento da não-linearidade, pois HD3 é muito pequena, nesse exemplo.

Figura 2.16 – Saída normalizada da função yr(x).

Representando-se o gráfico da diferença [yr(x)-x] em função de x, pode-se perceber

que a supressão das harmônicas pares produz um resultado totalmente simétrico. O caso mais

comum é representado na Figura 2.17, onde a curva cruza a bissetriz uma vez antes de x = 0,5

e outra vez em x = 0,5, o comportamento se repete na outra metade, espelhado nos eixos x e

Figura 2.17 – Saída normalizada simétrica da diferença yr(x)-x e seu módulo |yr(x)-x|. O caso mais comum de

múltiplos cruzamentos da bissetriz.

A análise da Figura 2.17 gera uma integral definida entre x igual a 0 e 0,5 e que deve

ser multiplicada por 2, gerando a função Dr [equação (2.26)].

5,0

5,0)(22 −⋅⋅⋅=

∫

dxxyrDr

(2.26)

O último caso a ser considerado é quando a função normalizada apresenta múltiplos

cruzamentos com a bissetriz, no intervalo de x = 0 e x = 0,5, e se deseja considerar o efeito de

todos os harmônicos impares, não só HD3. Assim é definida a função yrs [equação (2.27)].

xxxyrxyrs +−= )()(

(2.27)

Que por sua vez determina Drs através da equação (2.28).

∫

−⋅⋅=

1)(2 dxxyrsDrs

(2.28)

De posse do todas essas informações, sabendo-se que, de acordo com a literatura, os

harmônicos de segunda e terceira ordens são considerados predominantes e que o

deslocamento DC, agora definido como HD0, é praticamente igual a distorção harmônica de

segunda ordem (HD2), pode-se definir THD

e a distorção harmônica total (THD) como

descrito pelas equações (2.29) e (2.30).

...320

222

+++= HDHDHDTHD

DsHDHD ⋅=++≈ 06,1...322

(2.29)

...32

++= HDHDTHD

(2.30)

A partir das equações (2.29) e (2.30), e baseando-se na definição da função Drs, THD

pode ser escrito de acordo com a equação (2.31).

)06,1(

DrsDs

THD +=

(2.31)

Da mesma forma HD2 é definido de acordo com a equação (2.32).

)06,1(

DrsDs

HD −=

(2.32)

Analogamente, a distorção harmônica de terceira ordem (HD3), pode ser definida pela

equação (2.33).

DrHD

(2.33)

Essas são as três figuras de mérito mais importantes para o estudo da distorção

harmônica. Todo detalhamento matemático para elaboração do método está descrito na

referência [25].

2.10.2

Distorção harmônica total efetiva (THD/A

)

Como os transistores apresentam diferentes valores de V

conseqüentemente

diferentes A

, para uma mesma tensão de polarização V

, define-se a chamada Distorção

Harmônica Total Efetiva que nada mais é que a normalização de THD em função de A

[7],[26]. Ela permite a comparação de transistores polarizados como amplificadores de ganho

unitário, e pode ser representada em função da sobretensão de porta (THD/A

x V

) ou da

razão g

(THD/A

x g

A Figura 2.18 descreve um procedimento ilustrativo para a obtenção das figuras de

mérito THD/A

x V

e THD/A

x g

Figura 2.18 – Esquema gráfico para obtenção de (THD/A

) x (g

DS.

+ =

)*V

= A

THD/A

THD

THD/A

GT3

GT2

GT1

EA3

EA2

EA1

(a)

(i) (h)

(g)

(f) (e)

(d)

Procedimento seguindo a ilustração da Figura 2.18:

A partir da curva característica I

x V

[Figura 2.18(a)] deriva-se I

função de V

, a fim de obter a curva da transcondutância em função de V

[Figura 2.18(b)];

II.

Divide-se o valor de g

de [Figura 2.18(b) pelo respectivo valor de I

[Figura 2.18(a)], considerando os mesmos valores de V

, com isso tem-se

em função de V

[Figura 2.18(c)];

III.

A partir de uma família de curvas I

x V

, com diferentes valores de V

calcula-se o valor de tensão Early (V

) para cada curva, através do método do

prolongamento do trecho plano da região de saturação [Figura 2.18(d)];

IV.

Os valores de V

obtidos são organizados em uma curva de V

em função de

[Figura 2.18(e)];

Multiplica-se o valor de g

[Figura 2.18(c)] pelo respectivo valor de V

[Figura 2.18(e)], considerando os mesmos valores de V

, com isso tem-se

).V

em função de V

, que é equivalente ao ganho de tensão (A

) em

função de V

[Figura 2.18(f)];

VI.

A partir do valor de THD em função de V

[Figura 2.18(g)], extraído por um

dos métodos apresentados anteriormente, divide-se THD pelo respectivo valor de

[Figura 2.18(f)], considerando os mesmos valores de V

. O resultado dessa

operação matemática é a primeira figura de mérito procurada, THD/A

função de V

[Figura 2.18(h)];

VII.

Para a obtenção da segunda figura de mérito, relacionam-se os valores de

THD/A

da curva [Figura 2.18(h)] com os valores de g

da curva [Figura

2.18(c)] por intermédio de V

. Para cada valor de V

, há um valor

correspondente de THD/A

e g

. Desta forma, obtém-se THD/A

em função

de g

[Figura 2.18(i)].

Esta última figura de mérito tem significado especial por ser muito importante no

momento do projeto de circuitos analógicos, onde o valor de g

guiará o projetista sobre o

modo de inversão que os transistores deverão estar polarizados para definir se o circuito terá

característica de alto ganho e baixa resposta em freqüência (modo de inversão fraca), de

ganho de tensão e resposta em freqüência moderados (modo de inversão moderada) ou de

baixo ganho de tensão e de alta resposta em freqüência (modo de inversão forte), conforme

mostra a Figura 2.6. A relação THD/A

indicará ao projetista quanta distorção harmônica o

seu circuito integrado apresentará.

3 MEDIDAS EXPERIMENTAIS – RESULTADOS

Neste capítulo são apresentados os resultados experimentais da distorção harmônica

dos SOI nMOSFETs convencionais e circulares. O estudo comparativo entre a distorção

harmônica desses dispositivos também é apresentado neste capítulo.

3.1 Medidas

Todas as medidas foram realizadas à temperatura ambiente, com o auxílio do

caracterizador de dispositivos Keithley 4200. Os circuitos integrados utilizados foram

fabricados no IMEC, Bélgica, utilizando tecnologia SOI CMOS parcialmente depletados de

0,13 µm.

Os parâmetros tecnológicos dos SOI nMOSFETs são: espessura do óxido de porta

oxf

) igual a 2,5 nm, espessura do óxido enterrado (t

oxb

) igual a 400 nm, espessura da camada

de silício (t

) igual a 100 nm, concentração do canal (N

) igual a 5,5x10

-3

concentração de dreno e fonte (N

Dreno/Fonte

) igual a 1x10

-3

As dimensões dos SOI nMOSFETs com canal de geometria circular (CGT) utilizados

para fazer as medidas experimentais são: R1 igual a 15,5 μm, R2 igual a 16,5 μm,

comprimento do canal (L) igual 1 μm, que de acordo com a equação (2.1), corresponde a uma

largura de canal (W) igual a 100 μm, resultando uma razão de aspecto de 100. As dimensões

do SOI nMOSFET convencional são: comprimento do canal (L) igual a 1 μm e uma largura

do canal (W) igual a 10 μm, resultando em uma relação de aspecto de 10.

Nota-se que existe uma diferença de 10 vezes entre as relações W/L do transistor

circular e convencional. Essa diferença ocasiona grande variação entre as correntes de dreno

desses transistores. Para suprimir essas diferenças e permitir a comparação entre ambos, será

considerado a corrente entre dreno e fonte normalizada em função da razão de aspecto dos

transistores [I

/(W/L)]. Esses dispositivos não apresentam efeito de canal curto.

Como apresentado no capítulo anterior, o transistor circular pode ser polarizado de

duas formas distintas, operando com dreno externo ou interno. Os estudos efetuados

apresentam comparações entre o circular operando com dreno interno/externo e o

convencional.

3.2 Tensão de limiar (V

)

Calcula-se a tensão de limiar, com o objetivo comparar o comportamento dos

dispositivos estudados no mesmo ponto de sobretensão de porta (V

= V

-V

A Figura 3.1 apresenta como foi feita a extração da tensão de limiar para o transistor

convencional [Figura 3.1(a)] e para o circular [Figura 3.1(b)] através das curvas da segunda

derivada da corrente de dreno em função de V

para V

= 100 mV. Apesar de haver apenas

um gráfico para o circular, neste caso, a configuração com dreno externo, ambas as

configurações de dreno resultaram numa mesma tensão de limiar.

0,0 0,2 0,4 0,6 0,8 1,0

100

150

[V]

SOI Convencional, V

= 100 mV

/(W/L) [μA]

Primeira Derivada [S]

Segunda Derivada [A.V

-2

]

= 0,33 V

(a)

0,00,20,40,60,81,0

-50

100

150

200

= 0,31 V

SOI Circular com Dreno Externo

= 100 mV

/(W/L) [μA]

Primeira Derivada [S]

Segunda Derivada [A.V

-2

]

[V]

(b)

Figura 3.1 – Curvas da segunda derivada de I

x V

experimental dos transistores SOI nMOSFET

convencional (a) e circular (b).

Observa-se que a tensão de limiar extraída do transistor convencional é igual a 0,33 V

e do circular é igual a 0,31 V. Isso representa uma superioridade de 20 mV na tensão do

transistor convencional em relação ao circular.

3.3 Características [I

/(W/L)] x V

A representação da corrente de dreno normalizada em relação à razão de aspecto

/(W/L)] em função da sobretensão de porta (V

= V

-V

) é sem dúvida uma das curvas

mais importantes deste estudo, pois ela é a base para o cálculo da distorção harmônica total do

sinal de saída na região de saturação.

A Figura 3.2 apresenta as curvas experimentais I

/(W/L) em função de V

do SOI

nMOSFET circular operando em configuração de dreno externo e interno e do SOI

nMOSFET convencional, para quatro valores de V

[0,4 V (a), 0,6 V (b), 0,8 V (c) e 1 V

(d)].

0,0 0,2 0,4 0,6 0,8 1,0

100

Região de Triodo

/(W/L) [μA]

[V]

(a)

SOI nMOSFET

= 0,4 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Região de Saturação

DSsat

= V

Figura 3.2 – Corrente de dreno normalizada em função da razão de aspecto em função da sobretensão de porta

dos transistores SOI nMOSFETs convencional e circular operando em configuração de dreno externo e interno

para diferentes valores de V

[0,4 V (a), 0,6 V (b), 0,8 V (c) e 1 V (d)].

-0,2 0,0 0,2 0,4 0,6 0,8 1,0

100

120

DSsat

= V

/(W/L) [μA]

[V]

(b)

SOI nMOSFET

= 0,6 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Região de Saturação

Região de

Triodo

-0,2 0,0 0,2 0,4 0,6 0,8 1,0

100

120

140

DSsat

= V

/(W/L) [μA]

[V]

(c)

SOI nMOSFET

= 0,8 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Região de Saturação

Região

Trido

Figura 3.2 – (continuação.)

-0,2 0,0 0,2 0,4 0,6 0,8 1,0

100

120

140

DSsat

= V

/(W/L) [μA]

[V]

(d)

SOI nMOSFET

= 1 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Região de Saturação

Figura 3.2 – (continuação.)

Observando a Figura 3.2, nota-se que, para V

igual ou superior a 0,6 V, a corrente

de dreno do transistor circular operando em configuração de dreno interno é maior que a do

convencional, enquanto polarizado na região de saturação, pois a área de sua região de

interface dreno/canal é menor que a do transistor convencional e que a do circular operando

em configuração de dreno externo, resultando numa maior densidade de campo elétrico (

→

)

próximo ao dreno, consequentemente maior intensidade de ionização por impacto e

deslocamento da região de estrangulamento (pinch-off) da região de dreno (ΔL) [8]. Dessa

forma, o comprimento efetivo do canal (L

eff

) é menor, resultando numa maior corrente de

dreno. Observe também que a corrente do transistor circular operando em configuração de

dreno externo se comporta de forma muito semelhante ao convencional para todas as

condições de polarização de V

, enquanto polarizado na região de saturação. Isso pode ser

justificado pelo fato que o deslocamento da região de estrangulamento em direção a fonte,

ocorre de forma semelhante nesses dispositivos, para esses níveis de polarização.

3.4 Resistência série normalizada

A Figura 3.3 apresenta a curva da resistência entre dreno e fonte em função de V

dos

SOI nMOSFETs convencional e circular, através da qual foi extraída a resistência série

normalizada (R

Snorm

) dos dispositivos, utilizando o método descrito no item 2.4.

12345

3000

4000

5000

6000

7000

8000

9000

10000

Patamar transistor

circular

Snorm

= 4,15 kΩ

Patamar transistor

convencional

Snorm

= 3,75 kΩ

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

= 100 mV, L = 1 μm

Região de Triodo

.(W/L) [Ω]

[V]

Figura 3.3 – Resistência normalizada entre dreno e fonte dos SOI nMOSFETs convencional e circular operando

em configuração de dreno externo e interno para polarização de dreno igual a 100 mV.

Note que o transistor circular operando em ambas as configurações apresenta R

Snorm

superior ao convencional (4,15k Ω contra 3,75k Ω).

Apesar da resistência série total (R

) do transistor circular ser a mesma na

configuração de dreno interno e externo, a resistência da região interna é diferente da

resistência da região externa, como é mostrado na Figura 3.4(a). Isso ocorre devido à

assimetria entre as regiões de dreno e fonte, onde a região interna apresenta menor área de

interface com o canal do que a região externa, fazendo com que a região interna apresente

maior resistência série que a externa (R

SINT

> R

SEXT

A Figura 3.4 ilustra uma proposta de circuito equivalente do SOI nMOSFET circular

operando em configuração de dreno externo (CGT

) e dreno interno (CGT

), com suas

respectivas resistências série de fonte e dreno.

Figura 3.4 – Desenho ilustrativo da resistência da região interna e externa de uma parte de um transistor circular

(a), representação do transistor circular operando em configuração de dreno externo (b) e interno (c),

considerando a resistência série.

Na Figura 3.4, R

SEXT

é a resistência da região externa, R

SINT

é a resistência da região

interna do transistor circular independentemente do seu modo de operação. V

GS_DE

’, V

GS_DI

’,

DS_DE

e I

DS_DI

são as tensões efetivas entre porta e fonte e as correntes de dreno do SOI

nMOSFET circular operando em configuração de dreno externo e interno, respectivamente.

As equações (3.1) e (3.2) representam a tensão efetiva entre porta e fonte no transistor

circular operando em ambas as configurações, considerando a queda de tensão na região de

fonte devido a sua resistência série.

SINTDEDSGSDEGS

RIVV

⋅

−

(3.1)

SEXTDIDSGSDIGS

RIVV

⋅

−

(3.2)

Porta

Dreno

Fonte

SINT

SEXT

GS_DI

’

DS_DI

CGT

Porta

Dreno

Fonte

SEXT

SINT

GS_DE

’

DS_DE

CGT

(a)

(b) (c)

SINT

> R

SEXT

SINT

Como a área da região interna, por onde circula a corrente I

, é menor do que a área

da região externa, a resistência série da região interna é maior do que a resistência série da

região externa (R

SINT

> R

SEXT

), logo a tensão efetiva entre porta e fonte do CGT

é maior que

a tensão efetiva do CGT

GS_DI

’ > V

GS_DE

’), isso faz como que a corrente de dreno do

CGT

seja maior que a corrente de dreno do CGT

DS_DI

> I

DS_DE

3.5 Transistor parasitário devido ao corpo flutuante (single-transistor latchup)

O comportamento de transistor bipolar parasitário ocorre no SOI nMOSFET circular

em configuração dreno interno. Esse fenômeno é conhecido como single-transistor latchup

[27],[28] e pode ser observado na Figura 3.5.

-0,20 -0,15 -0,10 -0,05 0,00 0,05

0,01

0,1

/(W/L) [μA]

[V]

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

= 0,8 V, L = 1

μm

single-transistor latchup

Figura 3.5 – Curva experimental I

/(W/L) x V

mostrando a ocorrência do efeito single-transistor latchup no

transistor circular operando em configuração de dreno interno na região de sublimiar.

Note que os SOI nMOSFETs convencional e circular em configuração dreno externo

não apresentam aumento abrupto na corrente, devido ao transistor parasitário, pois a

densidade de campo elétrico (

→

) nas suas regiões de dreno não é tão intensa quanto no

transistor circular em configuração dreno interno, pois possuem maior área de interface

dreno/canal, e dessa forma a densidade de campo elétrico não é capaz de aumentar a

ionização por impacto a ponto de fazer com que o efeito aconteça [4].

3.6 Transcondutância normalizada [g

/(W/L)]

A Figura 3.6 apresenta as curvas de transcondutância normalizada pela razão de

aspecto para duas condições de polarização de dreno [0,4 V (a) e 0,5 V (b)].

-0,2 0,0 0,2 0,4 0,6 0,8 1,0

100

120

140

SATURAÇÃO

0.25 V

SOI nMOSFET

= 0,4 V

L = 1

μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

/(W/L)

[μS]

[V]

Tunelamento

(a)

Single-Transistor Latchup

DSsat

= V

TRIODO

-0,2 0,0 0,2 0,4 0,6 0,8 1,0

100

120

140

160

180

0,36 V

DSsat

= V

Single-Transistor Latchup

SATURAÇÃO

TRIODO

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

= 0,5 V

L = 1

μm

/(W/L) [μS]

[V]

Tunelamento

(b)

Figura 3.6 – Transcondutância normalizada em função da razão de aspecto em função da sobretensão de porta

dos SOI nMOSFETs convencional e circular, operando em configuração de dreno externo e interno para

polarização de dreno igual a 0,4 V (a) e 0,5 V (b).

Pode-se observar através da Figura 3.6(a) que a transcondutância do SOI MOSFET de

canal circular operando em configuração de dreno externo é um pouco maior (≈ 2%) que a do

convencional na região de saturação (V

≤ 0,5 V). Para valores maiores que 0,5V (região de

triodo), observa-se uma acentuada degradação da transcondutância do transistor circular em

relação ao convencional devido a sua maior resistência série (R

), para ambas as

configurações (dreno interno e externo). Repare também que a transcondutância do transistor

circular operando em configuração de dreno interno é menor que os demais para V

≤ 0,25 V

e maior entre 0,25 V e 0,45 V. Comportamento similar é observado para V

= 0,5 V [Figura

3.6(b)] e também outros valores estudados nesse trabalho.

Note também na Figura 3.6, que existe um pico na transcondutância do transistor

circular operando em configuração de dreno interno (g

m_máxDI

). Esse pico de g

no CGT

está

posicionado exatamente na interface das regiões de saturação e triodo. Ele é gerado quando a

região de estrangulamento no canal deixa de existir, devido a diminuição da ionização por

impacto decorrente do aumento na sobretensão de porta, que provoca a redução da corrente de

base que polariza o transistor bipolar parasitário inerente a essa estrutura e portanto, forçando

esse transistor a ir para a região de corte. Esse fenômeno sugere um novo método para

extração da tensão de limiar, que aqui será intitulado de “Pico de g

x V

do CGT

”.

A Figura 3.7 apresenta um conjunto de curvas de g

em função de V

do transistor

circular em operação de dreno interno, para diferentes valores da tensão de dreno (V

0,2 0,4 0,6 0,8 1,0 1,2

0,000

0,005

0,010

0,015

0,020

=1,16 V

=1,05 V

=0,93 V

=0,82 V

=0,71 V

SOI nMOSFET

Porta Circular Dreno Interno

L = 1

μm

[S]

[V]

= 100 mV

= 200 mV

= 300 mV

= 400 mV

= 500 mV

= 600 mV

= 700 mV

= 800 mV

=0,6 V

Figura 3.7 – Conjunto de curvas g

x V

experimentais para diferentes valores de V

do transistor circular

operando com dreno interno, com destaque para o primeiro pico de cada curva.

Para a faixa de valores de V

entre 0,3 V e 0,5 V, onde a corrente de tunelamento não

interfere no primeiro pico da transcondutância, pode-se extrair a tensão de limiar com maior

precisão a partir dos valores de V

e V

obtidos no gráfico de g

x V

da Figura 3.7, pois o

primeiro pico de g

aparece bem no limite das regiões de saturação e triodo (V

DSsat

), e sabe-se

que V

DSsat

= V

- V

. Para ilustrar, considere a curva g

x V

para V

= 0,4 V, o pico da

transcondutância ocorre em V

= 0,71V, logo V

= 0,71 – 0,4 = 0,31 V. Esse valor é

idêntico ao valor de V

obtido pelo método da segunda derivada.

3.7 Razão g

em função da sobretensão de porta

A Figura 3.8 apresenta a característica g

em função de V

GT,

para V

igual a 0,11

V (a) e 0,8 V (b).

-0,2 0,0 0,2 0,4 0,6 0,8

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

= 110 mV

L = 1

μm

-1

]

[V]

Região de Saturação

Região de Triodo

(a)

0,0 0,2 0,4 0,6 0,8 1,0

Região de

Triodo

-1

]

[V]

SOI nMOSFET

= 0,8 V

L = 1

μm

Região de Saturação

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

0.23 V

(b)

Figura 3.8 – Curvas experimentais de g

em função da tensão de porta (V

), para V

igual a 0,11 V (a) e

0,8 V (b).

Para ambas as polarizações de dreno [Figura 3.8(a) e Figura 3.8(b)], o SOI nMOSFET

circular operando em configuração de dreno externo apresenta maior g

que o

convencional, para polarização de porta desde a região de sublimiar até valores intermediários

na região de saturação [V

= 0,23 V, Figura 3.8(b)]. Após esse ponto, ambos apresentam

praticamente o mesmo valor de g

. Isso ocorre porque o SOI nMOSFET circular

operando em configuração de dreno externo é mais imune a variações no comprimento efetivo

de canal e apresenta maior inclinação de sublimiar que o convencional, como pode ser visto

na Figura 3.5.

Na região de triodo, o canal se apresenta totalmente invertido (os portadores

minoritários se tornam majoritários), isso faz com que não haja o efeito de modulação do

comprimento de canal, tornando assim as três configurações de SOI nMOSFET equivalentes.

O SOI nMOSFET circular operando em configuração de dreno interno, quando

polarizado com baixos valores de V

[Figura 3.8(a)], não sofre com o efeito de single-

transistor latchup e apresenta o comportamento idêntico ao dreno externo. Para V

superior

a 0,4 V, o efeito de single-transistor latchup faz com que haja um brusco aumento na corrente

de dreno na região de sublimiar e diminuição na inclinação da curva I

/(W/L) x V

quando

o dispositivo começa a operar na região de saturação. Esse efeito faz com que a

transcondutância diminua apesar de uma corrente equivalente aos demais dispositivos, como

pode ser percebido na Figura 3.8(b).

3.8 Razão g

em função da corrente de dreno normalizada em função da razão de

aspecto

A Figura 3.9 apresenta a curva g

x I

/(W/L) dos SOI nMOSFETs convencional e

circular operando em configuração de dreno externo e interno.

1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4

3,2 V

-1

Inversão

Forte

Inversão

Moderada

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

= 110 mV

L = 1

μm

-1

]

/(W/L) [A]

Inversão

Fraca

Figura 3.9 – Curva experimental da relação g

em função da corrente de dreno normalizada [I

/(W/L)] e

polarização de dreno igual a 110 mV.

A Figura 3.9 mostra que o SOI nMOSFET de porta circular possui o mesmo

comportamento para ambas as formas de operação (dreno interno e externo). O valor da sua

relação g

é superior ao convencional, quando operando nas regiões de inversão fraca e

moderada. No final da inversão fraca e início da moderada a diferença entre eles é de

aproximadamente 3,2 V

-1

, isso ocorre devido à transcondutância do transistor de porta circular

ser maior a do transistor convencional na região de sublimiar e, além disso, o transistor

convencional apresenta maior corrente de dreno que o transistor de porta circular para valores

de V

inferiores a -0,1 V, detalhes na Figura 3.5.

Esse mesmo comportamento é observado para valores de V

maiores que 110 mV,

porém na região de inversão forte, os dispositivos SOI nMOSFETs de porta circular operando

em configuração de dreno externo e o convencional apresentam praticamente os mesmos

valores de g

. Enquanto que o SOI nMOSFETs de porta circular operando em

configuração de dreno interno, apresenta uma menor relação g

decorrente de sua menor

transcondutância (diretamente afetada pelo efeito single-transistor latchup) e maior

degradação da mobilidade a medida que se aproxima da região de triodo.

A Figura 3.10 destaca essa região para uma polarização de dreno igual a 0,8 V.

1E-5 1E-4

Inversão Forte

SOI nMOSFET

= 0,8 V

L = 1

μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

-1

]

/(W/L) [A]

Inversão Moderada

0,7 V

-1

Figura 3.10 – Curva experimental da relação g

em função da corrente de dreno normalizada [I

/(W/L)] e

polarização de dreno igual a 0,8 V, com destaque para a região de inversão forte.

3.9 Característica I

x V

A Figura 3.11 apresenta a corrente de dreno normalizada [I

/(W/L)] em função da

tensão de dreno (V

) dos SOI nMOSFETs convencional e circular nas duas configurações de

dreno possíveis. Cada conjunto de curvas considera uma mesma sobretensão de porta (V

Neste caso, a corrente de dreno normalizada em função da razão de aspecto é usada para

eliminar os efeitos relativos às diferentes dimensões de canal dos dispositivos e V

é usado

para eliminar a diferença entre as tensões de limiar (V

0,0 0,2 0,4 0,6 0,8 1,0

sérieQ

< R

sérieDI

DSQ

> I

DSDI

DSQ

< I

DSDI

= 0,69 V

/(W/L) [μA]

[V]

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

L = 1

μm

= 0,59 V

= 0,49 V

= 0,19 V

TRIODO SATURAÇÃO

DSQ

= I

DSDI

Figura 3.11 – Medidas experimentais da corrente de dreno normalizada em função da razão de aspecto em

função da tensão de dreno dos SOI nMOSFETs convencional e circular operando em configuração de dreno

externo e interno, para diferentes valores de sobretensão de porta.

Observando a Figura 3.11, percebe-se que para baixos valores de V

, as correntes de

dreno dos SOI nMOSFETs convencional e circular têm praticamente o mesmo

comportamento, pois os deslocamentos das regiões de estrangulamento em relação ao dreno

(∆L), são similares, que resulta em comprimentos efetivos de canal similares (L

eff

) e

conseqüentemente não há praticamente diferença entre as correntes de dreno. À medida que

aumenta, a corrente do transistor circular operando em configuração de dreno interno se

torna maior que a do convencional e que a do circular operando em configuração de dreno

externo. Isso ocorre porque a área da interface dreno/canal do circular operando com dreno

interno (A

) é menor que a do convencional (A

), que por sua vez é menor que a do circular

operando com dreno externo (A

), além disso, como descrito no item 3.4, o CGT

apresenta

naturalmente maior tensão efetiva entre porta e fonte que o CGT

e o SOI nMOSFET

convencional. Complementarmente maiores valores de V

permitem a formação de um canal

com perfil de cargas mais uniforme e implica em aumento da ionização por impacto próximo

do ponto de estrangulamento do canal.

3.10 Tensão Early (V

) e ganho de Tensão em malha aberta (A

)

Como mencionado no capítulo 2, utiliza-se o método do prolongamento do trecho

plano da região de saturação da curva I

/(W/L) x V

, para cada valor de V

, a fim de fazer

a determinação de V

. As curvas I

/(W/L) x V

são as mesmas apresentadas no item

anterior e através delas são coletados 6 valores de V

para cada transistor, os quais são

apresentados na Tabela 3.1.

Tabela 3.1 – Tensão Early em função do ponto de polarização (V

) dos transistores SOI nMOSFETs

convencional e circular operando em configuração de dreno externo e interno.

[V]

Convencional

EA_Q

(V)]

Circular dreno

externo

EA_DE

(V)]

Circular dreno

interno

EA_DI

(V)]

0,19 12,8 46,0 22,3

0,29 20,9 77,7 46,4

0,39 25,5 77,5 65,4

0,49 86,3 115,4 95,9

0,59 81,7 85,4 84,5

0,69 99,9 113,5 116,9

Observando a Tabela 3.1, à medida que se aumenta V

, maiores são os valores de

para todos os dispositivos estudados, repare que V

EA_DE

é maior que V

EA_DI

que por sua

vez é maior que V

EA_Q

para valor de V

menor ou igual a 0,59 V, e para valores maiores,

EA_DI

é maior que os demais devido ao grande aumento de I

DSsat_DI

A Figura 3.12 apresenta a tensão Early em função do ponto de polarização (V

) para

os SOI nMOSFETs estudados.

0,2 0,3 0,4 0,5 0,6 0,7

100

120

SOI nMOSFET

L = 1

μm

Convencional

Canal Circular

Dreno Externo

Dreno Interno

[V]

Figura 3.12 – Tensão Early em função da sobretensão de porta (V

) experimental dos transistores SOI

nMOSFETs.

A equação (2.9) relaciona os valores de V

com os valores de g

apresentados no

item 3.6, dessa forma é possível determinar o ganho de tensão para cada SOI nMOSFET

(Tabela 3.2).

Tabela 3.2 – Ganho de tensão em função do ponto de polarização (V

) dos transistores SOI nMOSFETs

convencional e circular operando em configuração de dreno externo e interno, para V

= 0,8 V.

[V]

Convencional

V_Q

(dB)]

Circular dreno

externo

V_DE

(dB)]

Circular dreno

interno

V_DI

(dB)]

0,19 40,8 51,4 42,9

0,29 42,2 53,2 46,7

0,39 41,6 50,9 47,3

0,49 50,4 52,4 48,4

0,59 47,6 48,0 45,4

0,69 48,5 48,9 47,1

A Figura 3.13 apresenta as curvas do ganho de tensão dos SOI nMOSFETs

convencional e circular em função da sobretensão de porta.

0,2 0,3 0,4 0,5 0,6 0,7

SOI nMOSFET

= 0,8 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

[dB]

[V]

0,46V

Figura 3.13 – Representação do ganho de saída em função do ponto de polarização V

dos SOI nMOSFETs

convencional e circular operando em configuração de dreno externo e interno.

Verificando-se a Figura 3.13, nota-se que o ganho de tensão do SOI nMOSFET

circular operando em configuração de dreno externo é maior que o do circular operando em

configuração de dreno interno e que o do convencional em toda a faixa de sobretensão de

porta estudada, devido a maiores valores de tensão Early e g

O transistor de porta circular operando em configuração de dreno interno apresenta

ganho de tensão de malha aberta superior ao SOI nMOSFET convencional para valores de

menores ou iguais que 0,46 V, pois apresenta tensão Early

consideravelmente maior que

o do convencional. Para valores de V

maiores que 0,46 V, o seu ganho de tensão é menor,

pois a sua pior relação g

em relação ao convencional, e a redução na diferença entre os

valores de tensão Early

permitem que o SOI nMOSFET convencional apresente maior ganho

de tensão em relação ao transistor de porta circular operando em configuração de dreno

interno.

3.11 Distorção harmônica para dispositivos operando em saturação

A distorção harmônica total (THD) e distorção da terceira harmônica (HD3) dos SOI

nMOSFETs convencional e circular operando em configuração de dreno externo e interno são

analisadas com a utilização do Método da Função Integral (IFM), suportado pela ferramenta

matemática programa Mathcad [29].

A distorção harmônica de segunda ordem (HD2) não é estudada, pois se objetiva

aplicação em amplificadores operacionais, onde a presença de pares diferenciais suprime os

harmônicos de ordem par [10],[12].

3.11.1

Distorção harmônica total (THD)

A partir da curva característica experimental I

/(W/L) x V

, foi extraída a distorção

harmônica total para dois valores diferentes de amplitude do sinal de entrada (V

), 30 mV

[Figura 3.14(a)] e 200 mV [Figura 3.14(b)], considerando V

= 0,8 V e variando seu nível

DC da entrada de V

até V

+ 1 V, assim V

está entre 0 V e 1 V.

0,00,20,40,60,81,0

-60

-50

-40

-30

-20

Região de Saturação

THD [dB]

[V]

16,3 dB

4,2 dB

(a)

Região de Saturação

Reg.

de Triodo

SOI nMOSFET

= 0,8 V, L = 1 μm, V

= 30 mV

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

0,0 0,2 0,4 0,6 0,8 1,0

-35

-30

-25

-20

-15

-10

-5

THD [dB]

[V]

9,3 dB

4,3 dB

(b)

Região de Saturação

Região

de Triodo

SOI nMOSFET

= 0,8 V, L = 1 μm, V

= 200 mV

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Figura 3.14 – Distorção harmônica total em função do ponto de polarização V

experimental dos SOI

nMOSFETs convencional e circular operando em configuração de dreno externo e interno para V

igual a 30

mV(a) e 200 mV (b).

Analisando a Figura 3.14(a), observa-se que o comportamento da THD dos

transistores convencional e circular operando em configuração de dreno externo, é

praticamente o mesmo para valores de sobretensão de porta inferiores a 0,4 V. Para valores de

maiores que 0,4 V, o transistor circular operando em configuração de dreno externo

apresenta menor THD que o convencional, pois a distância da região de estrangulamento em

relação ao dreno (ΔL

) é menor que a do convencional (ΔL

), devido a maior área de sua

região de interface dreno/canal (A

) em relação aos demais dispositivos, o que faz com que a

inclinação de sua curva I

/(W/L) x V

varie menos que a dos demais dispositivos (é mais

linear), ou seja, ΔL

, L

eff_DE

e I

DS_DE

são menos susceptíveis as variações de V

. Quando

= 0,8 V (limite entre as regiões de triodo e saturação, V

= V

) a linearidade do

transistor circular em configuração de dreno externo é aproximadamente 4,2 dB melhor que o

convencional.

A THD do transistor circular operando em configuração dreno interno é menor que os

demais para valores de V

menores que 0,6 V. A maior diferença da THD em relação ao

transistor convencional é de 16,3 dB, quando V

vale aproximadamente 0,5 V e V

é igual a

30 mV. Essa expressiva melhora na linearidade se deve a menor variação da corrente de dreno

do CGT operando em configuração de dreno interno em relação aos demais. Isso é possível

devido a presença do efeito de single-transistor latchup na região de sublimiar, responsável

por uma maior corrente de dreno, que vai se aproximando das demais à medida que V

aumenta e o perfil da concentração de elétrons no canal se torna mais uniforme, diminuindo-

se a ionização por impacto (I.I.) e fazendo com que o comprimento efetivo do canal (L

eff

) se

aproxime do valor de máscara (L). Para valores de V

maiores que 0,6 V, a THD do CGT

operando em configuração com dreno interno é maior que a do transistor convencional e que a

do CGT operando em configuração com dreno externo, esse comportamento se mantém até

pelo menos o final da região de saturação. Isso ocorre devido a maior resistência série dos

transistores circulares em relação ao convencional e a brusca variação na transcondutância,

decorrente da diminuição da influência do efeito de single-transistor latchup na corrente de

dreno.

Praticamente o mesmo comportamento de THD é observado para V

= 200 mV

[Figura 3.14(b)]. Neste caso, a diferença máxima de THD do transistor circular operando em

configuração de dreno interno em relação ao convencional é 9,3 dB.

3.11.2

Distorção do harmônico de terceira ordem (HD3)

A Figura 3.15 apresenta o comportamento de HD3 em função de V

para dois valores

de V

, 30 mV [Figura 3.15(a)] e 200 mV [Figura 3.15(b)].

0,0 0,2 0,4 0,6 0,8 1,0

-120

-110

-100

-90

-80

-70

-60

-50

-40

HD3 [dB]

[V]

(a)

Região de Saturação

Região de

Triodo

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

= 0,8 V, L = 1 μm

= 30 mV

0,00,20,40,60,81,0

-120

-100

-80

-60

-40

-20

HD3 [dB]

[V]

(b)

Região de

Saturação

Região de

Triodo

SOI nMOSFET

= 0,8 V, L = 1 μm

= 200 mV

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Figura 3.15 – Distorção harmônica de terceira ordem em função do ponto de polarização V

dos SOI

nMOSFETs convencional e circular operando em configuração de dreno externo e interno para V

igual a 30 mV

(a) e 200 mV (b).

Analisando as Figura 3.15, nota-se que para V

menor do que 0,18 V, o SOI

nMOSFET de canal circular operando em configuração de dreno interno apresenta menor

influência da HD3 que o transistor com dreno externo e o convencional. Porém, para valores

superiores a esse e principalmente após V

igual a 0,5 V, o transistor circular operando em

configuração de dreno interno é mais influenciado que os demais, isso se deve aos mesmo

motivos descritos no item 3.11.1. Além disso, o SOI nMOSFET circular operando em

configuração de dreno externo possui comportamento similar ao transistor convencional

(principalmente enquanto V

é menor do que 0,7 V). Esse comportamento se deve a

semelhança entre suas curvas I

/(W/L) x V

, que começam a se diferenciar à medida que

aproxima da região de triodo, quando a resistência série se torna mais significativa no

comportamento dos dispositivos. A menor resistência série do CGT

em relação ao

convencional permite uma menor variação na corrente de dreno e consequentemente maior

linearidade.

O mesmo comportamento de HD3 desses dispositivos foi observado para outros

valores de V

3.11.3

Distorção harmônica total efetiva

A Figura 3.16 apresenta a distorção harmônica total sobre o ganho de tensão de saída

(THD/Av) em função de V

0,1 0,2 0,3 0,4 0,5 0,6 0,7

-110

-100

-90

-80

-70

-60

-50

14,9 dB

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

THD/A

[dB]

[V]

(THD/A

)

< (THD/A

)

7, 6 dB

Região de

Saturação

SOI nMOSFET, V

= 0,8 V, L = 1 μm

= 200 mV

= 30 mV

Figura 3.16 – THD/A

em função do ponto de polarização V

experimental dos SOI nMOSFETs convencional

e circular operando em configuração de dreno externo e interno para V

igual a 30 mV e 200 mV.

Analisando a Figura 3.16, pode-se notar que a distorção harmônica total normalizada

em função do ganho de tensão (THD/A

) do transistor de canal circular operando em

configuração de dreno externo é menor que o SOI nMOSFET convencional para todas os

valores de V

estudados. Isto pode ser justificado, porque os transistores circulares operando

em configuração de dreno externo apresentam maiores valores da razão transcondutância

sobre corrente de dreno (g

) e de tensão Early (V

), até valores de V

próximos da

transcondutância máxima (g

m_max

) [11], resultando em um maior ganho de tensão A

).V

], considerando as mesmas condições de polarização. O mesmo comportamento é

observado para o transistor circular operando em configuração de dreno interno, mas apenas

para V

menor ou igual a 0,6 V. Na faixa de V

entre 0,32 V e 0,58 V, o transistor circular

operando em configuração de dreno interno apresenta linearidade superior à configuração de

dreno externo, isso porque nesse faixa de valores ele apresenta sua melhor linearidade e

possui menor resistência série de fonte, como demonstrado no item 3.4, o que permite uma

corrente de dreno maior e valores de tensão Early próximos dos obtidos na configuração de

dreno externo.

A mais importante figura de mérito gerada por este trabalho que pode ser usada em

projetos de circuitos integrados analógicos é a razão da distorção harmônica total sobre o

ganho de tensão saída (THD/A

) em função da transcondutância sobre a corrente de

polarização de dreno (g

), considerando dois valores diferentes de amplitude máxima do

sinal de entrada senoidal (V

), como indicado na Figura 3.17.

123456789

-105

-100

-95

-90

-85

-80

-75

-70

-65

-60

-55

-50

Inversão Moderada

Inversão Forte

= 200 mV

= 30 mV

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

THD/A

[dB]

-1

]

SOI nMOSFET

= 0,8 V

L = 1 μm

Figura 3.17 – THD/A

em função da relação g

experimental dos SOI nMOSFETs convencional e circular

operando em configuração de dreno externo e interno para V

igual a 30 mV e 200 mV.

Para valores de g

entre 2,5 V

-1

e 3,5 V

-1

, note que (THD/A

)

é menor que

(THD/A

)

que por sua vez é menor que (THD/A

)

, isso ocorre porque essa faixa de

valores coincide com a região de maior linearidade e V

do CGT

, isso é observado através

da Figura 3.12 e da Figura 3.14.

Para valores de g

superiores a 3,5 V

-1

, o CGT

sofre uma grande perda de

linearidade devido a aproximação da região de inversão moderada, onde apresenta uma menor

transcondutância em relação aos demais, isso representa um menor ganho em malha aberta.

Nessa faixa de valores, o CGT

apresenta tensão Early e g

superior a do CGT

e do

SOI nMOSFET convencional.

Assim, mais uma vez é melhor utilizar o SOI nMOSFET circular operando em

configuração de dreno externo ao invés do SOI nMOSFET convencional, a fim de melhorar a

linearidade considerando as regiões de inversão forte e moderada, para aplicações analógicas,

como OTAs operando em alta freqüência.

3.11.4

Distorção harmônica em função da amplitude da entrada senoidal (V

)

Com o objetivo de verificar o comportamento da linearidade em função da amplitude

de um sinal senoidal de entrada (V

), focando OTAs operando em alta freqüência, o valor de

foi fixado em 4,6 V

-1

. Na Figura 3.18 é mostrado THD/A

em função de V

para os

SOI nMOSFETs convencional e circular operando em ambas as configurações.

0,0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1,0

-90

-80

-70

-60

-50

THD/A

[dB]

[V]

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

L = 1

μm

= 800 mV

= 4,6 V

-1

Figura 3.18 – THD/A

em função de V

dos SOI nMOSFETs convencional e circular operando em configuração

de dreno externo e interno para g

igual a 4,6 V

-1

Observa-se na Figura 3.18, que THD/A

do transistor circular operando em

configuração de dreno externo apresenta uma melhor linearidade (≅ 6 dB) em relação ao

convencional SOI nMOSFET para todos os valores de V

em ambas as regiões de operação

(saturação e triodo).

O mesmo comportamento é observado no circular em configuração de dreno interno

para valor de V

menor do que 0,7 V. Depois deste valor ocorre uma brusca piora na

linearidade devido à sua maior resistência série, pois I

DS_DI

é menor do que I

DS_Q

(passa a

operar na região de triodo).

Considerando a Figura 3.18, pode-se extrair a máxima amplitude do sinal senoidal de

entrada para uma determinada distorção harmônica efetiva, como apresentado na Tabela 3.3.

Tabela 3.3 – THD/A

x V

dos SOI nMOSFETs convencional e circular operando em configuração de

dreno externo e interno para g

igual a 4,6 V

-1

THD/A

(dB)

Convencional

a_Q

(V)]

Circular dreno

externo

a_DE

(V)]

Circular dreno

interno

a_DI

(V)]

-80 0,02 0,04 0,05

-75 0,03 0,07 0,08

-70 0,06 0,12 0,15

-65 0,11 0,22 0,25

-60 0,2 0,42 0,44

-55 0,36 0,96 0,69

Analisando a Tabela 3.3, para uma mesma distorção harmônica total efetiva

(THD/A

), pode-se verificar que o SOI nMOSFET circular operando em ambas as

configurações, pode amplificar sinais senoidais com amplitudes pelo menos duas vezes

maiores que as suportadas pelo transistor convencional.

Na Figura 3.19 é apresentada HD3/A

em função de V

para os transistores

convencional e circular operando em ambas as configurações.

0,0 0,2 0,4 0,6 0,8 1,0

-160

-140

-120

-100

-80

-60

-40

-20

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

L = 1

μm

= 800 mV

= 4,6 V

-1

HD3/A

[dB]

[V]

Figura 3.19 – HD3/A

em função de V

experimental dos SOI nMOSFETs convencional e circular operando em

configuração de dreno externo e interno para g

igual a 4,6 V

-1

Como observado, a HD3/A

é muito menor que a THD/A

para todos os transistores

estudados, porém THD/A

do SOI nMOSFET circular operando em configuração de dreno

interno é mais afetada pela HD3/A

que o SOI nMOSFET convencional. Já o SOI nMOSFET

circular operando em configuração dreno externo apresenta menor HD3/A

que as demais

configurações em praticamente toda a faixa de amplitude de V

estudada, com destaque para

valores de V

superiores a 0,6 V.

3.12 Resumo das medidas experimentais

A Tabela 3.4 apresenta um breve resumo dos principais resultados obtidos através das

medidas experimentais dos dispositivos SOI nMOSFETs estudos neste capítulo.

Tabela 3.4 – Resumo das medidas experimentais dos SOI nMOSFETs convencional e circular operando nas

configurações de dreno externo e interno.

Características Resultados Experimentais Observações

CGT

≈ Convencional

0,6 V ≤ V

≤ 1,0 V

Região de saturação

x V

CGT

maior corrente

Influenciado pelo efeito de

single latchup (indesejável)

Resistência série Convencional < CGTs

CGT

≈ Convencional Região de saturação

/(W/L) x V

CGT

pico na interface sat./triodo

CGT

sugere método para

extração de V

CGTs > Convencional

= 110 mV

Inversão fraca e moderada

/(W/L) x I

/(W/L)

CGT

> Conv. > CGT

= 0,8 V

Inversão moderada

Tensão Early (V

) CGT

> CGT

> Conv. 0,19 V ≤ V

≤ 0,69 V

CGT

> CGT

> Conv V

< 0,5 V

Ganho de tensão (A

)

CGT

> Conv > CGT

≥ 0,5 V

CGT

≤ Convencional

= 0,8 V

= 30 mV e 200 mV

0 V ≤ V

≤ 1 V

THD x V

CGT

<< CGT

e Convencional

Influenciado pelo efeito de

single latchup (indesejável)

THD/A

x V

CGT

< Convencional

= 0,8 V

= 30 mV e 200 mV

0,2 V ≤ V

< 0,7 V

THD/A

x g

CGT

< Convencional

= 0,8 V

= 30 mV e 200 mV

Inversão moderada e forte

THD/A

x V

CGT

< Convencional

= 0,8 V

= 4,6 V

-1

0 V < V

< 1 V

Analisando a Tabela 3.4, podemos concluir que o SOI nMOSFET de porta em formato

de anel circular, operando em configuração de dreno externo, apresenta menor distorção

harmônica e pode amplificar sinais alternados com maiores amplitudes que o SOI nMOSFET

convencional, quando operando na região de saturação. SOI nMOSFET de porta em formato

de anel circular operando em configuração de dreno interno apresenta picos de linearidade

muito superiores aos demais dispositivos, porém essa maior linearidade é decorrente da

presença do efeito parasitário de single-transistor latchup, o que é extremamente indesejável.

4 SIMULAÇÕES NUMÉRICAS – RESULTADOS

Neste capítulo são apresentados os resultados do estudo da distorção harmônica em

SOI nMOSFETs convencional e de porta de geometria circular, obtidos por meio de

simulações numéricas tridimensionais, executadas através do programa simulador de

dispositivos Atlas [30]. O estudo comparativo entre a distorção harmônica desses dispositivos

também é apresentado. Cabe aqui ressaltar que o objetivo deste capítulo é verificar as

tendências que foram observadas experimentalmente, ou seja, é realizado um estudo

comparativo qualitativo de linearidade.

4.1 Simulador Atlas

Atlas é um programa simulador de dispositivos, desenvolvido pela Silvaco, que se

baseia em modelos físicos para prever o comportamento elétrico de dispositivos

semicondutores para uma dada condição de polarização.

As simulações baseadas nas características físicas têm se tornado muito importantes

por duas razões. A primeira razão por serem muito mais rápidas e baratas que a realização de

medidas experimentais, e a segunda é porque fornecem informações que são difíceis ou

impossíveis de se extrair com precisão.

As simulações Atlas normalmente utilizam dois arquivos de entrada. O primeiro é um

arquivo de texto que contém os comandos do simulador, onde são declarados os modelos

físicos e procedimentos numéricos (chamados de métodos) que devem ser adotados para

resolver as equações associadas e se alcançar a solução desejada. O segundo arquivo de

entrada define o dispositivo semicondutor a ser estudado.

Todas as simulações Atlas realizadas neste estudo foram preparadas e executadas no

programa DeckBuild [31], também da Silvaco, que nada mais é do que um ambiente de

simulação.

As estruturas dos transistores foram desenvolvidas no programa DevEdit3D [31], que

é outra uma ferramenta iterativa da Silvaco, para edição dos dispositivos semicondutores e

grades. Neste caso foram desenvolvidos dois SOI nMOSFETs similares com o mesmo

comprimento de canal de 1 μm. Um deles é o transistor de porta circular representado por

apenas uma fatia de 10º, que equivale a uma largura de canal de 2,8 μm e o outro é o

transistor convencional desenvolvido com largura de canal de 1 μm. Em função dessas

diferenças geométricas, a corrente de dreno dos dispositivos é apresentada normalizada em

função da razão de aspecto (W/L). As Figuras 4.1 e 4.2 apresentam os SOI nMOSFETs

simulados e a Figura 4.3 a seção transversal desses dispositivos.

Figura 4.1 – Representação tridimensional da estrutura do SOI nMOSFET convencional simulada.

Figura 4.2 – Representação tridimensional da estrutura do SOI nMOSFET circular simulada.

L = 1 μm

W = 1

Alumínio

SiO

Silício

Silício Poli

Materiais:

ião interna de fonte/dreno

Região externa de dreno/fonte

médio

= 2,8

L = 1 μm

Alumínio

SiO

Silício

Silício Poli

Materiais:

Região interna de fonte/dreno

Região externa de dreno/fonte

Figura 4.3 – Seção transversal das estruturas simuladas.

Os dispositivos simulados além de respeitarem as mesmas dimensões geométricas dos

dispositivos medidos experimentalmente, apresentam as mesmas concentrações de dopantes

no canal (N

= 5,5x10

-3

) e nas regiões de dreno e fonte (N

Dreno/Fonte

= 1x10

-3

4.2 Modelos utilizados no simulador Atlas

As simulações Atlas utilizam modelos matemáticos que descrevem os fenômenos

físicos relevantes, tais como modelos que descrevem o comportamento de cargas estáticas,

mobilidade dos portadores entre outros. Na seqüência apresentamos uma pequena descrição

de cada um dos modelos utilizados [30] e no Apêndice B encontram-se dois dos arquivos de

simulação numéricas tridimensionais utilizados neste trabalho.

•

KLA (Klaassen Model): modelo para baixos campos elétricos que fornece uma

descrição unificada da mobilidade dos portadores majoritários e minoritários.

Considera a distribuição das impurezas e das cargas ao longo da estrutura e

mede os efeitos do agrupamento de impurezas em regiões de alta concentração.

oxf

= 2,5 nm

L = 1 μm

oxb

= 400 nm

= 100 nm

Alumínio

SiO

Silício

Silício Poli

Materiais:

Este modelo é recomendado tanto para dispositivos MOS quanto para

bipolares. Mais detalhes sobre esse modelo estão descritos nas referências [32]

e [33].

•

SHI (Shirahata Model): modelo de mobilidade que leva em conta a degradação

da mobilidade dentro das camadas de inversão, causada pelo campo elétrico

vertical (ideal para transistores com óxido fino de porta) [34].

•

FLDMOB (Parallel Electric Field Dependence): modelo de degradação da

mobilidade, baseado na intensidade do campo elétrico vertical. É utilizado em

dispositivos de silício e arseneto de gálio, para modelagem de efeitos

relacionados à velocidade de saturação dos portadores.

•

SRH (Shockley-Read-Hall): modelo de recombinação dos pares elétrons-

lacunas gerados por distúrbios no equilíbrio da estrutura [35],[36]. Trabalha

com tempo de vida fixo de portadores e leva em conta a temperatura.

•

AUGER: modelo de recombinação que ocorre através da transição do estado

de uma partícula, na qual um portador livre pode ser capturado ou emitido do

material [37]. Este é um modelo importante em dispositivos com alta

concentração de corrente.

•

BGN (Bandgap Norrowing): modelo para cargas estáticas que descreve a

dependência da distância entre as faixas de energia e a concentração de

dopantes [38]. Importante em regiões altamente dopadas (> 10

-3

•

IMPACT SELB (Selberherr’s Model): modelo de ionização por impacto com

dependência da temperatura [39], é uma variação do modelo clássico de

Chynoweth [40]. A temperatura dos portadores é utilizada para calcular o

campo elétrico efetivo baseado em uma relação homogênea entre temperatura e

campo. É um modelo considerado local, por apresentar dependência direta com

o campo em cada ponto da estrutura.

É importante salientar, que as simulações Atlas realizadas neste capítulo, usam na

maioria dos parâmetros dos modelos utilizados, valores iniciais definidos pelo próprio

simulador (valores default), pois como foi dito no início deste capítulo, o objetivo principal é

verificar as tendências observadas experimentalmente, sem o comprometimento de realizar a

otimização de todos os parâmetros dos modelos Atlas, a fim de obter resultados de simulações

exatamente iguais aos resultados experimentais obtidos no capítulo anterior.

4.3 Tensão de limiar (V

)

As tensão de limiar desses transistores é calculada com o objetivo comparar seus

comportamentos, garantindo-se que tenham sempre a mesma sobretensão de porta (V

-V

A Figura 4.4 apresenta como foi feita a extração da tensão de limiar para o SOI

nMOSFET convencional (a) e para o circular (b) e (c), através das curvas da segunda derivada

da corrente de dreno em função de V

, para V

igual a 10 mV.

0,00,10,20,30,40,50,60,7

-20

100

[V]

SOI nMOSFET Convencional

= 10 mV

[μ A]

Primeira Derivada [S]

Segunda Derivada [A.V

-2

]

= 0,23 V

(a)

0,0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8

-20

100

[V]

SOI nMOSFET Circular com Dreno Externo

= 10 mV

[μA]

Primeira Derivada [S]

Segunda Derivada [A.V

-2

]

= 0,23 V

(b)

0,0 0,1 0,2 0,3 0,4 0,5 0,6 0,7

-20

100

[V]

SOI nMOSFET Circular com Dreno Interno

= 10 mV

[μA]

Primeira Derivada [S]

Segunda Derivada [A.V

-2

]

= 0,23 V

(c)

Figura 4.4 – Curvas da segunda derivada de I

x V

dos SOI nMOSFET convencional (a), circular em

configurações de dreno externo (b) e interno (c).

Observa-se que a tensão de limiar é a mesma para todos os dispositivos estudados.

Mesmo assim, todas as curvas características são apresentadas em função de V

, para

facilitar a comparação com os resultados experimentais.

4.4 Características I

x V

A Figura 4.5 apresenta as curvas de I

em função de V

do transistor convencional e

circular operando em configuração de dreno externo e interno, para V

igual a 0,8 V.

-0,2 0,0 0,2 0,4 0,6 0,8 1,0

120

150

180

/(W/L) [μA]

[V]

SOI nMOSFET

= 0,8 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

DSsat

= V

Região de Saturação

Reg. de

Triodo

Figura 4.5 – Corrente de dreno em função da sobretensão de porta dos SOI nMOSFETs convencional e circular

operando em configuração de dreno externo e interno para V

= 0,8 V.

Através a Figura 4.5, observa-se que para valores de V

de até 0,5 V, as três

configurações de transistor estudadas apresentam praticamente o mesmo comportamento.

Para valores superiores, os SOI nMOSFETs circulares passam a apresentar patamares de

corrente de dreno superior ao transistor convencional. Ainda assim, o CGT

tende a

apresentar um comportamento mais similar ao SOI nMOSFET convencional do que o CGT

Esse mesmo comportamento foi observado para simulações com tensão de dreno de 0,5 V.

4.5 Resistência série normalizada

A Figura 4.6 apresenta a curva da resistência série total entre dreno e fonte em função

de V

dos SOI nMOSFETs convencional e circular, através da qual foi extraída a resistência

série normalizada (R

Snorm

) dos dispositivos, utilizando o método descrito no item 2.4.

1,0 1,5 2,0 2,5 3,0 3,5 4,0 4,5 5,0

2300

2400

2500

2600

2700

2800

2900

3000

Patamar transistor

circular

Snorm

= 2400 Ω

Patamar transistor

convencional

Snorm

= 2450 Ω

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

= 100 mV, L = 1 μm

Região de Triodo

.(W/L) [Ω]

[V]

Figura 4.6 – Resistência normalizada entre dreno e fonte dos SOI nMOSFETs convencional e circular operando

em configuração de dreno externo e interno para polarização de dreno igual a 100 mV.

Nota-se, que diferentemente das medidas experimentais, a resistência série do

dispositivo circular é inferior à resistência do dispositivo convencional. Para altos valores de

polarização a resistência do canal se torna desprezível frente a resistência das regiões de dreno

e fonte. Essa resistência está diretamente ligada à resistência de contato entre o silício e o

metal condutor, neste caso alumínio. Quanto maior a área de contato menor a resistência. As

estruturas simuladas possuem grandes áreas de contato entre o metal e o silício das regiões de

dreno e fonte. Se considerado apenas isso, o SOI nMOSFET convencional apresentaria uma

resistência série muito inferior ao SOI nMOSFET de porta de geometria circular, uma vez que

sua área de contato é de aproximadamente 15,5 μm

contra apenas 7,86 μm

do SOI

nMOSFET de porta de geometria circular. Porém quando se considera apenas a região por

onde a corrente circula de forma significativa, o resultado é bem diferente. As Figuras 4.7, 4.8

e 4.9 apresentam o estudo feito sobre a seção transversal dos dispositivos, considerando-se as

áreas próximas da interface metal/óxido de isolação do contato interno e externo dos SOI

nMOSFETs convencional e de porta de geometria circular operando em configuração de

dreno externo e interno em função da densidade de corrente elétrica (A/cm

), para

polarizações de dreno igual a 100 mV e de porta igual a 5 V.

Figura 4.7 – Seção transversal do SOI nMOSFET convencional destacando-se as regiões de interface

metal/óxido de isolação do contato externo (a) e interno (b) em função da densidade de corrente elétrica.

7,75 nm

SOI nMOSFET Convencional

Contato Interno

Den. de corrente (A/cm

)

Óxido

(a)

6,9 nm

Contato Externo

Den. de corrente (A/cm

)

Óxido

SOI nMOSFET Convencional

(b)

Figura 4.8 – Seção transversal do SOI nMOSFET circular operando em configuração de dreno externo

destacando-se as regiões de interface metal/óxido de isolação do contato externo (a) e interno (b) em função da

densidade de corrente elétrica.

8,0 nm

SOI nMOSFET Circular

Dreno Externo

Contato Interno

Den. de corrente (A/cm

)

Óxido

Den. de corrente (A/cm

)

(a)

6,9 nm

Contato Externo

Den. de corrente (A/cm

)

Óxido

SOI nMOSFET Circular

Dreno Externo

(b)

Figura 4.9 – Seção transversal do SOI nMOSFET circular operando em configuração de dreno interno

destacando-se as regiões de interface metal/óxido de isolação do contato externo (a) e interno (b) em função da

densidade de corrente elétrica.

Considerando-se a área de contato útil dos dispositivos, para valores que apresentam

densidades de corrente elétrica iguais ou superiores a 1x10

A/cm

e tomando-se como base

8,1 nm

Contato Interno

Óxido

SOI nMOSFET Circular

Dreno Interno

Den. de corrente (A/cm

)

(a)

7,3 nm

Contato Externo

Den. de corrente (A/cm

)

Óxido

SOI nMOSFET Circular

Dreno Interno

(b)

os comprimentos anotados nas Figuras 4.7, 4.8 e 4.9, depois de calculada a área de contato

dos dispositivos e aplicada a devida normalização, observa-se que o SOI nMOSFET circular

operando em configuração de dreno interno tem maior área de contato útil que a configuração

de dreno externo que por sua vez é maior que o SOI nMOSFET convencional. Esse resultado

está de acordo com o observado na Figura 4.6.

Vale lembrar que diferentes comprimentos do óxido de isolação entre os contatos de

porta e fonte/dreno, podem provocar variações nas áreas úteis de contato dos dispositivos,

sobretudo nos dispositivos circulares, devido sua assimetria entre dreno e fonte.

4.6 Transcondutância normalizada [g

/(W/L)]

A Figura 4.10 apresenta as curvas de transcondutância normalizada pela razão de

aspecto para polarização de dreno igual a 0,8 V.

-0,2 0,0 0,2 0,4 0,6 0,8 1,0

120

160

200

240

/(W/L) [μS]

[V]

SOI nMOSFET

= 0,8 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Pico de g

no CGT

Região de Saturação

Reg. de

Triodo

= 0,25 V

Figura 4.10 – Transcondutância normalizada em função da razão de aspecto em função da sobretensão de porta

dos SOI nMOSFETs convencional e circular, operando em configuração de dreno externo e interno para

polarização de dreno igual a 0,8 V.

Pode-se observar através da Figura 4.10 que a transcondutância dos SOI nMOSFETs

de canal circular é superior a do transistor convencional para valores de V

superiores a 0,25

V. Observe que o CGT

apresenta maior transcondutância que o CGT

e o SOI nMOSFET

convencional para a faixa de V

entre 0,57 V a 1,0 V. Novamente o comportamento do

CGT

é mais próximo do comportamento do SOI nMOSFET convencional do que o CGT

seguindo as mesmas tendências que foram observadas nos resultados experimentais da seção

3.6. A superioridade de g

/(W/L) dos SOI nMOSFETs de canal circular em relação ao

convencional na região de triodo, é conseqüência da menor resistência série obtida nas

estruturas simuladas.

Uma característica bastante interessante do SOI nMOSFET circular operando em

configuração de dreno interno, observada também por medidas experimentais, é que seu pico

de transcondutância ocorre na interface entre as regiões de saturação e triodo, podendo ser

utilizado para extrair a tensão de limiar (sugere um novo método de extração de tensão de

limiar, confirmado por resultados de simulações numéricas tridimensionais).

4.7 Razão g

em função da sobretensão de porta

A Figura 4.11 apresenta a característica g

em função de V

GT,

para V

igual a 0,8

-0,2 0,0 0,2 0,4 0,6 0,8 1,0

Reg. de

Triodo

-1

]

SOI nMOSFET

= 0,8 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Região de Saturação

Reg. de

Sub-limiar

0,18 0,19 0,20 0,21 0,22 0,23 0,24 0,25

4,6

4,8

5,0

5,2

5,4

5,6

-1

]

[V]

Figura 4.11 – g

em função da sobretensão de porta (V

) dos SOI nMOSFETs convencional e circular para

igual a 0,8 V.

Através da Figura 4.11, é possível verificar a superioridade da relação g

dos SOI

nMOSFETs circulares em relação ao convencional. Esse comportamento não pode ser

observado durante as medidas experimentais no CGT

, vide Figura 3.8. Essa restrição se deu

justamente em função do efeito parasitário de single-transistor latchup, descrito no item 3.5,

que provocou acentuada degradação em sua relação g

. Já o CGT

, apresenta o mesmo

comportamento observado experimentalmente, ou seja, uma pequena superioridade g

relação ao SOI nMOSFET convencional.

4.8 Razão g

em função da corrente de dreno normalizada em função da razão de

aspecto

A Figura 4.12 apresenta a curva g

x I

/(W/L) dos SOI nMOSFETs convencional

e circular operando em configuração de dreno externo e interno.

-8

-7

-6

-5

-4

Inversão

Forte

Inversão Fraca

Inversão Moderada

/(W/L) [A]

-1

]

-1

]

5x10

-7

5,5x10

-7

6x10

-7

24,6

24,8

25,0

25,2

25,4

SOI nMOSFET

= 0,8 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Figura 4.12 – g

em função da corrente de dreno normalizada [I

/(W/L)].

A Figura 3.9 mostra um comportamento muito semelhante entre os SOI nMOSFETs

convencional e circular, porém assim como ocorre no item 4.7, o SOI nMOSFET circular

apresenta uma pequena superioridade em relação ao convencional quando operando na região

de inversão moderada e forte.

4.9 Característica I

x V

A Figura 4.13 apresenta a corrente de dreno normalizada [I

/(W/L)] em função da

tensão de dreno (V

) dos SOI nMOSFETs convencional e circular nas duas configurações de

dreno possíveis. Cada conjunto de curvas considera uma mesma sobretensão de porta (V

Neste caso, a corrente de dreno normalizada em função da razão de aspecto é usada para

eliminar os feitos relativos às diferenças na largura de canal dos dispositivos.

0,2 0,4 0,6 0,8 1,0 1,2

(a)

= 500mV

= 400mV

Porta Retanular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

L = 1

μm

/(W/L) [μA]

[V]

Figura 4.13 – Corrente de dreno normalizada em função da razão de aspecto em função da tensão de dreno dos

SOI nMOSFETs convencional e circular operando em configuração de dreno externo e interno, para V

= 400

mV e 500 mV (a) e 600 mV e 700 mV (b).

0,2 0,4 0,6 0,8 1,0 1,2

100

120

SOI nMOSFET

L = 1

μm

Porta Retanular

Porta Circular

Dreno Externo

Dreno Interno

/(W/L) [μA]

[V]

= 700mV

= 600mV

(b)

Figura 4.13 – (continuação.)

Através da Figura 4.13, percebe-se que para baixos valores de V

as correntes de

dreno dos SOI nMOSFETs circulares não apresentam diferenças significativas entre si e

tendem a se aproximar dos valores de corrente do SOI nMOSFET convencional. Esse efeito

também foi observado através de medidas experimentais como demonstrado no item 3.9.

À medida que se aumenta o potencial de porta, os dispositivos passam a apresentar

patamares de corrente com níveis cada vez mais separados. Onde o SOI nMOSFET circular

operando em configuração de dreno interno possui corrente superior a configuração de dreno

externo, que por sua vez é superior ao SOI nMOSFET convencional. Uma característica

particular do SOI nMOSFET circular operando em configuração de dreno interno é que a

medida que V

aumenta, além dele apresentar maior corrente que os demais, seu patamar se

torna menos inclinado, isso favorece um maior aumento na tensão Early. Esse efeito é

conseqüência da maior ionização por impacto, causada pela menor área de interface

dreno/canal e pela maior densidade de campo elétrico horizontal próximo da região de

estrangulamento do canal. Além disso, como descrito no item 3.4, o CGT

apresenta

naturalmente maior tensão efetiva entre porta e fonte que o CGT

e o SOI nMOSFET

convencional, devido a sua maior área de interface canal/fonte que resulta em menor

resistência série da região de fonte.

4.10 Tensão Early (V

) e ganho de tensão em malha aberta (A

)

O método de prolongamento do trecho plano da região de saturação da curva

/(W/L) x V

para diferentes valores de V

, foi utilizado para a determinação de V

. As

curvas I

/(W/L) x V

são as mesmas apresentadas no item anterior complementadas por

curvas com valores de V

inferiores a 400 mV. Através delas são coletados 7 valores de V

para cada transistor, os quais são apresentados na Tabela 4.1.

Tabela 4.1 – Tensão Early em função do ponto de polarização (V

) dos transistores SOI nMOSFETs

convencional e circular operando em configuração de dreno externo e interno.

[V]

Convencional

EA_Q

(V)]

Circular dreno

externo

(V)]

Circular dreno

interno

(V)]

0,1 0,98 1,04 0,91

0,2 1,24 1,31 1,18

0,3 1,48 1,56 1,45

0,4 1,71 1,79 1,71

0,5 1,94 2,03 2,01

0,6 2,19 2,29 2,42

0,7 2,5 2,59 3,02

Observando a Tabela 4.1, à medida que se aumentam os valores de V

, maiores são

os valores de V

para todos os dispositivos estudados. Nota-se que V

EA_DE

é maior que

EA_DI

que por sua vez é maior que V

EA_Q

para valor de V

menor ou igual a 0,5 V, e para

maiores valores de V

, V

EA_DI

é maior que os demais devido ao aumento de I

DSsat_DI

, causado

pela menor área de interface dreno/canal e maior densidade de campo elétrico horizontal

próximo ao ponto do estrangulamento do canal, que resultam em aumento da ionização por

impacto.

A Figura 4.14 apresenta a tensão Early em função do ponto de polarização (V

) para

os SOI nMOSFETs estudados.

0,1 0,2 0,3 0,4 0,5 0,6 0,7

0,8

1,0

1,2

1,4

1,6

1,8

2,0

2,2

2,4

2,6

2,8

3,0

3,2

SOI nMOSFET

= 0,8 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

[V]

Figura 4.14 – Tensão Early em função do ponto de polarização (V

) dos transistores SOI nMOSFETs.

Pode-se notar que as curvas da Figura 4.14 apresentam um comportamento similar ao

observado experimentalmente, onde o SOI nMOSFET circular operando em configuração de

dreno externo apresenta valores de tensão Early sempre superiores ao convencional, e para

valores de V

superiores a 0,6 V o CGT

tem a maior tensão Early entre os dispositivos

estudados.

Aplicando-se a equação (2.9) que leva em consideração os valores de g

, I

e V

apresentados nos itens 4.4, 4.6 e 4.10, pode-se determinar o ganho de tensão para cada SOI

nMOSFET, como é mostrado na Tabela 4.2.

Tabela 4.2 – Ganho de tensão em função do ponto de polarização (V

) dos transistores SOI nMOSFETs

convencional e circular operando em configuração de dreno externo e interno, para V

= 0,8 V.

[V]

Convencional

V_Q

(dB)]

Circular dreno

externo

V_DE

(dB)]

Circular dreno

interno

V_DI

(dB)]

0,1 17,2 17,8 16,6

0,2 16,3 16,9 16,0

0,3 15,5 16,0 15,4

0,4 14,6 15,2 14,7

0,5 13,9 14,5 14,4

0,6 13,6 14,2 14,9

0,7 13,9 14,2 16,0

A Figura 4.15 apresenta as curvas do ganho de tensão dos SOI nMOSFETs

convencional e circular em função da sobretensão de porta.

0,1 0,2 0,3 0,4 0,5 0,6 0,7

13,5

14,0

14,5

15,0

15,5

16,0

16,5

17,0

17,5

18,0

SOI nMOSFET

= 0,8 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

[dB]

[V]

Figura 4.15 – Representação do ganho de tensão em função de V

dos SOI nMOSFETs convencional e circular

operando em configuração de dreno externo e interno, respectivamente.

Verificando-se a Figura 4.15, nota-se que o ganho de tensão do SOI nMOSFET

circular operando em configuração de dreno externo é maior que o do circular operando em

configuração de dreno interno e que o do convencional para V

menor ou igual a 0,5 V.

Após esse ponto o SOI nMOSFET circular operando em configuração de dreno interno passa

a apresentar ganho expressivamente maior que os demais (> 1,5 dB). Isso é decorrência de

sua maior tensão Early e g

, seguindo as mesmas tendências observadas nos resultados

experimentais.

4.11 Distorção harmônica para dispositivos operando em saturação

A distorção harmônica total (THD) e de terceira harmônica (HD3) dos SOI

nMOSFETs convencional e circular operando em configuração de dreno externo e interno são

analisadas com a utilização do Método da Função Integral (IFM), suportado pela ferramenta

matemática programa Mathcad [29].

A distorção harmônica de segunda ordem (HD2) não é estudada, pois se objetiva

aplicação em amplificadores operacionais, onde a presença de pares diferenciais suprime os

harmônicos de ordem par [10],[12].

4.11.1 Distorção harmônica total (THD)

Assim como no capítulo 3, a distorção harmônica total foi extraída para dois valores

diferentes de amplitude do sinal de entrada (V

), 30 mV [Figura 4.16(a)] e 200 mV, [Figura

4.16(b)], considerando V

= 0,8 V e variando seu nível DC da entrada de V

até V

+ 1 V.

0,0 0,2 0,4 0,6 0,8 1,0

-70

-60

-50

-40

-30

-20

THD [dB]

[V]

SOI nMOSFET

= 0,8 V, L = 1 μm, V

= 30 mV

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Região de Saturação

Reg.

de Triodo

(a)

1,05 dB

2,0 dB

0,0 0,2 0,4 0,6 0,8 1,0

-40

-35

-30

-25

-20

-15

-10

Reg.

de Triodo

THD [dB]

[V]

SOI nMOSFET

= 0,8 V, L = 1 μm, V

= 200 mV

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Região de Saturação

(b)

Figura 4.16 – Distorção harmônica total em função do ponto de polarização V

dos SOI nMOSFETs

convencional e circular operando em configuração de dreno externo e interno para V

igual a 30 mV(a) e 200

mV (b).

Analisando a Figura 4.16(a), observa-se que o comportamento da THD dos

transistores convencional e circular operando em configuração de dreno externo na região de

saturação, pode ser dividido em três regiões, na primeira para valores de sobretensão de porta

inferiores a 0,2 V, onde eles apresentam praticamente a mesma distorção. A segunda região se

caracteriza por uma maior linearidade do transistor convencional, onde a maior diferença é de

1,05 dB para V

aproximadamente igual a 0,4 V. A terceira região apresenta maior

linearidade do transistor circular operando em configuração de dreno externo, essa região se

estende de V

igual a 0,5 V até o final da região de saturação. Essa melhor linearidade do

CGT

, quando operando na inversão forte e próximo da região de triodo, foi observada nas

medidas experimentais de forma mais intensa, item 3.11.1. Ela é atribuída ao menor efeito de

modulação de comprimento de canal devido a sua maior área de interface dreno/canal e

também a menor ionização por impacto, uma vez que o fluxo de elétrons se distribui por uma

área maior antes de atingir a região de dreno.

O SOI nMOSFET circular operando em configuração de dreno interno, apresenta

comportamento semelhante ao SOI nMOSFET convencional enquanto V

é menor que 0,3

V, após esse valor sua linearidade é inferior aos demais dispositivos estudados. Esse

comportamento é antagônico ao observado nas medidas experimentais, naquele momento o

efeito de single-transistor latchup favoreceu intensamente uma melhora em sua linearidade.

Dessa forma o resultado da simulação apresentado é interpretado como a possível resposta do

dispositivo na ausência do efeito parasitário.

A mesma análise baseada na Figura 4.16(a) pode ser estendida para a Figura 4.16(b),

onde o mesmo comportamento foi observado, porém com níveis de THD maiores.

4.11.2

Distorção do harmônico de terceira ordem (HD3)

A Figura 4.17 apresenta o comportamento de HD3 em função de V

para dois valores

de V

, 30 mV [Figura 4.17(a)] e 200 mV [Figura 4.17(b)].

0,0 0,2 0,4 0,6 0,8 1,0

-180

-160

-140

-120

-100

-80

-60

HD3 [dB]

[V]

SOI nMOSFET

= 0,8 V, L = 1 μm

= 30 mV

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Região de Saturação

Reg. de

Triodo

(a)

24,3 dB

0,0 0,2 0,4 0,6 0,8 1,0

-100

-80

-60

-40

-20

HD3 [dB]

[V]

SOI nMOSFET

= 0,8 V, L = 1 μm

= 200 mV

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Região de Saturação

Reg. de

Triodo

(b)

Figura 4.17 – Distorção harmônica de terceira ordem em função do ponto de polarização V

dos SOI

nMOSFETs convencional e circular operando em configuração de dreno externo e interno para V

igual a 30 mV

(a) e 200 mV (b).

Assim como feito na análise da distorção harmônica total, a análise da distorção

harmônica de terceira ordem foi dividida em três regiões distintas. A primeira região se

estende desde o início da saturação até V

aproximadamente igual a 0,36 V e se caracteriza

pela menor HD3 do SOI nMOSFET circular operando em configuração de dreno externo em

100

relação o convencional. Na segunda região, que vai até V

igual a 0,47 V, o comportamento

dos dispositivos se inverte e o SOI nMOSFET convencional passa a apresentar menor HD3.

A terceira região é semelhante à primeira, porém se destaca pela expressiva diferença entre os

níveis dos dois dispositivos. A máxima diferença ocorre em V

igual a 0,5 V com valor de

24,3 dB.

O fato do SOI nMOSFET circular operando em configuração de dreno externo

apresentar regiões com expressiva redução de HD3 em relação ao convencional, pode refletir

intensamente em uma melhora da linearidade total do dispositivo, quando esses dispositivos

pertencem ao par diferencial de circuitos amplificadores operacionais. Neste caso os

harmônicos de ordem par são suprimidos e a THD se torna intensamente influenciada por

HD3.

Apesar do SOI nMOSFET circular operando em configuração de dreno interno

apresentar regiões de menor HD3 em relação aos demais dispositivos simulados (150 mV), na

maior parte da região de saturação (650 mV), apresenta um maior valor de HD3 que o SOI

nMOSFET convencional.

As mesmas tendências podem ser observadas através da Figura 4.17(b), porém com

maiores valores de HD3, na ordem de 50 dB.

4.11.3

Distorção harmônica total efetiva

A Figura 4.18 apresenta a distorção harmônica total sobre o ganho de tensão de saída

(THD/Av) em função de V

101

0,1 0,2 0,3 0,4 0,5 0,6 0,7

-60

-55

-50

-45

-40

-35

-30

(THD/A

)

> (THD/A

)

SOI nMOSFET

= 0,8 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Va = 200 mV

THD/A

[dB]

[V]

Va = 30 mV

1,2 dB

(THD/A

)

> (THD/A

)

Figura 4.18 – THD/A

em função do ponto de polarização V

dos SOI nMOSFETs convencional e circular

operando em configuração de dreno externo e interno para V

igual a 30 mV e 200 mV.

Analisando a Figura 4.18, pode-se notar que a distorção harmônica total normalizada

em função do ganho de tensão (THD/A

) do SOI nMOSFET de canal circular operando em

configuração de dreno externo é menor que o SOI nMOSFET convencional para valores de

inferiores a 0,2 V e superiores a 0,45 V. A máxima diferença (1,2 dB) é observada

quando V

é igual a 0,6 V. Por outro lado, na faixa intermediária de valores (linhas

pontilhadas da Figura 4.18), o CGT

apresenta maior distorção efetiva que o SOI nMOSFET

102

convencional (≤ 0,5 dB), a diferença no entanto diminui a medida que se aumenta a amplitude

, quando V

= 200 mV a diferença é praticamente nula.

A maior linearidade do CGT

pode ser justificada por ele apresentar maiores valores

da razão transcondutância sobre corrente de dreno (g

) e de tensão Early (V

), resultando

em um maior ganho de tensão A

[= (g

).V

], considerando as mesmas condições de

polarização. Essa mesma justificativa foi apresentada durante as medidas experimentais (item

3.11.3), onde se observou uma maior linearidade do CGT

em toda a faixa de valores de

sobretensão de porta estudada.

Diferentemente das medidas experimentais, quando o CGT

apresentou regiões com

distorção harmônica efetiva muito inferior aos demais dispositivos (vide Figura 3.16), as

simulações mostraram que na ausência do efeito de single-transistor latchup, o CGT

tende a

apresentar maior distorção que os demais enquanto V

é menor do que 0,65 V. A partir desse

valor a sua maior relação g

e tensão Early propiciam um ganho de malha aberta (A

) até

2 dB maior que o SOI nMOSFET convencional. Esse ganho compensa sua menor linearidade,

e faz com que ele seja o dispositivo com menor THD/A

para V

= 0,7 V.

A mais importante figura de mérito para as aplicações analógicas é o comportamento

da razão THD/A

em função da transcondutância sobre a corrente de polarização de dreno

), ela é apresentada na Figura 4.19 considerando dois diferentes valores de amplitude

máxima do sinal de entrada senoidal (V

103

2345678

-60

-55

-50

-45

-40

-35

-30

(THD/A

)

> (THD/A

)

(THD/A

)

> (THD/A

)

THD/A

[dB]

-1

]

SOI nMOSFET

= 0,8 V, L = 1 μm

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

Va = 200 mV

Va = 30 mV

Inversão Forte

Inversão Moderada

Região de Saturação

Figura 4.19 – THD/A

em função da relação g

dos SOI nMOSFETs convencional e circular operando em

configuração de dreno externo e interno para V

igual a 30 mV e 200 mV.

Através da Figura 4.19, percebe-se que o SOI nMOSFET circular operando em

configuração de dreno externo apresenta linearidade superior ao CGT

e ao convencional em

praticamente todos os pontos estudados. Esse comportamento se inicia na região de inversão

forte e se estende à região de inversão moderada, onde os valores de distorção efetiva

apresentados indicam uma tendência de molhara na linearidade. A mesma tendência é

constatada nos resultados experimentais, onde a diferença entre de THD/A

do CGT

e do

SOI nMOSFET convencional chega a 10 dB, para ambas as amplitudes V

estudadas.

A ausência do efeito de single-transistor latchup no CGT

durante as simulações, se

reflete na Figura 4.19, como uma maior THD/A

em relação aos demais dispositivos, para

quase toda a amplitude de g

estudada. Apenas em uma pequena parte da região de

104

inversão forte, esse dispositivo apresenta melhora na relação THD/A

, em decorrência da

maior tensão Early.

4.11.4

Distorção harmônica em função da amplitude da entrada senoidal (V

)

Com o objetivo de verificar o comportamento da linearidade em função da amplitude

de um sinal senoidal de entrada, focando OTAs operando em alta freqüência (região de

inversão forte), o valor de g

foi fixado em 2,6 V

-1

. Na Figura 4.20 são mostradas as

curvas de (THD/A

) em função de V

para os SOI nMOSFETs convencional e circular

operando em ambas as configurações.

0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8

-55

-50

-45

-40

-35

-30

-25

-20

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

L = 1

μm

= 800 mV

= 2,6 V

-1

THD/A

[dB]

[V]

Figura 4.20 – THD/A

em função de V

dos SOI nMOSFETs convencional e circular operando em configuração

de dreno externo e interno para g

igual a 2,6 V

-1

Observa-se na Figura 4.20, que a THD/A

do transistor circular operando em

configuração de dreno externo apresenta uma melhor linearidade (≈ 0,5 dB) em relação ao

convencional SOI nMOSFET para todos os valores de V

estudados.

Por outro lado, o SOI nMOSFET circular operando em configuração de dreno interno

apresenta maior distorção harmônica efetiva que os demais dispositivos, enquanto V

é menor

do que 0,5 V. Após esse valor seu comportamento se torna idêntico ao do SOI nMOSFET

convencional.

Esse mesmo comportamento é identificado na região de inversão moderada com

fixado em 8 V

-1

105

Considerando a Figura 4.20, pode-se extrair a máxima amplitude do sinal senoidal de

entrada para uma determinada distorção harmônica efetiva, como apresentado na Tabela 4.3.

Tabela 4.3 – THD/A

x V

dos SOI nMOSFETs convencional e circular operando em configuração de

dreno externo e interno para g

igual a 2,6 V

-1

THD/A

(dB)

Convencional

a_Q

(V)]

Circular dreno

externo

a_DE

(V)]

Circular dreno

interno

a_DI

(V)]

-50 0,070 0,075 0,060

-45 0,120 0,135 0,100

-40 0,210 0,230 0,190

-35 0,360 0,380 0,340

-30 0,680 0,700 0,680

-25 0,770 0,780 0,770

Analisando a Tabela 4.3, para uma mesma distorção harmônica total efetiva, pode-se

verificar que o SOI nMOSFET circular operando em configuração de dreno externo pode

amplificar sinais senoidais com amplitudes no mínimo 10 mV superior às suportadas pelo

transistor convencional. Já o CGT

não é capaz de amplificar sinais com amplitudes maiores

ou iguais que as do SOI nMOSFET convencional, enquanto o limite de distorção é inferior a -

35 dB. Para valores superiores, ambos apresentam os mesmo limites de amplitude V

As mesmas tendências foram observadas nos resultados experimentais para o CGT

o SOI nMOSFET convencional. Por outro lado, a ausência do efeito parasitário mostrou que o

CGT

não tende a apresentar melhora de desempenho em relação ao SOI nMOSFET

convencional.

Na Figura 3.19 é apresentada HD3/A

em função de V

para os transistores

convencional e circular operando em ambas as configurações.

106

0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8

-140

-120

-100

-80

-60

-40

-20

Porta Retangular

Porta Circular

Dreno Externo

Dreno Interno

SOI nMOSFET

L = 1

μm

= 800 mV

= 2,6 V

-1

HD3/A

[dB]

[V]

Figura 4.21 – HD3/A

em função de V

dos SOI nMOSFETs convencional e circular operando em configuração

de dreno externo e interno para g

igual a 2,6 V

-1

Como observado na Figura 4.21, a HD3/A

é muito menor que a THD/A

para todos

os transistores estudados, porém destacam-se duas regiões. A primeira ocorre quando as

amplitudes de Va variam de aproximadamente 0,45 V a 0,8 V. Nesta região o CDT

, o

CGT

e o SOI nMOSFET convencional apresentam praticamente o mesmo comportamento.

A segunda região se caracteriza pela acentuada redução na HD3/A

do CGT

para

valor de V

menor do que 0,25 V, onde se verifica um pico de linearidade em V

igual a

0,1 V, neste ponto a diferença entre a HD3/A

do SOI nMOSFET convencional e o CGT

atinge a marca de 60 dB.

107

5 CONCLUSÕES E SEQÜÊNCIA DO

TRABALHO

Este trabalho teve por objetivo estudar a distorção harmônica (linearidade) através de

resultados experimentais e simulações numéricas tridimensionais nos SOI nMOSFETs de

porta de geometria circular. Adicionalmente, foi feito o estudo comparativo com o SOI

nMOSFET convencional (porta de geometria retangular).

A técnica utilizada para o cálculo da distorção harmônica foi o IFM (método da função

integral), que se baseia em analisar apenas as curvas características do regime de corrente

contínua (DC) dos dispositivos.

Dois SOI nMOSFETs foram medidos durante o estudo experimental (um

convencional e outro com porta em anel circular). Eles apresentam comprimento de canal (L)

de 1 μm, largura do canal (W) de 10 μm para o convencional e de 100 μm para o circular.

As simulações numéricas tridimensionais foram realizadas usando dois SOI

nMOSFETs. A estrutura para o transistor de geometria retangular apresenta W igual a 1 μm, e

a estrutura para o transistor com porta em anel circular corresponde a uma fração de 10º, o

que corresponde a uma largura de canal de 2,8 μm. Ambas possuem comprimento de canal de

1 μm.

A curva característica I

/(W/L) x V

obtida experimentalmente mostra que o SOI

nMOSFET de porta circular operando com dreno externo possui praticamente o mesmo

comportamento que o SOI nMOSFET convencional, durante toda a região de saturação. Na

região de triodo, o dispositivo com canal circular apresentou menor corrente de dreno que o

convencional, devido a sua maior resistência série. Um efeito parasitário, conhecido como

single-transistor latchup, foi identificado no SOI nMOSFET de canal circular operando com

dreno interno. Quanto maior a polarização de dreno utilizada, mais evidente era o incremento

abrupto na corrente de dreno (10 vezes para V

= 0,8V), com o dispositivo operando na

região de sublimiar, devido ao disparo do transistor parasitário bipolar existente no corpo do

transistor.

Como não foi possível identificar esse efeito parasitário nas simulações numéricas,

elas serviram de ferramenta para comparação do comportamento do CGT

com e sem esse

efeito.

A primeira análise de distorção harmônica foi feita em função da sobretensão de porta

), para V

= 0,8 V, onde a amplitude de sinal analógico (V

) foi fixada e variou-se V

108

de 0 V a 1 V. Percebeu-se, com base em resultados experimentais, que o SOI nMOSFET de

porta circular operando em configuração de dreno externo, apresenta distorção harmônica

total (THD) inferior ao SOI nMOSFET convencional, alcançando uma diferença máxima de

aproximadamente 4,2 dB quando V

= 0,8 V. As simulações comprovaram esses resultados

para baixos e altos valores de V

, porém identificou-se uma região de menor linearidade do

CGT

em relação ao SOI nMOSFET convencional para valores de V

entre 0,2 V e 0,5 V.

A configuração de dreno interno mostra dois resultados totalmente antagônicos

decorrentes da presença ou não do efeito parasitário single-transistor latchup. Enquanto as

medidas experimentais apontam valores de THD até 16,3 dB inferiores ao convencional, para

igual a 30 mV, as simulações mostram um comportamento equivalente ao convencional

para valores de V

inferiores a 0,2 V e uma menor linearidade para valores maiores que 0,2

V (até +2 dB).

A análise da distorção de terceiro harmônico, baseada em resultados experimentais e

de simulações, mostrou que o SOI nMOSFET de porta circular operando em configuração de

dreno interno apresenta grandes regiões com níveis de distorção superiores ao dispositivo

convencional. Por outro lado, SOI nMOSFET de porta circular operando em configuração de

dreno externo apresenta comportamento equivalente ou predominantemente mais linear que o

convencional. Destacam-se pontos de polarização onde a diferença atingida é superior a 20

dB, ideal para operação em pares diferenciais de amplificadores operacionais. Isso permitiria

uma excelente linearidade dos dispositivos, já que nesse tipo de circuito (par diferencial), os

harmônicos de ordem par são suprimidos e a THD tende a HD3.

Quando analisada a distorção harmônica total efetiva (THD/A

) em função da relação

(figura de mérito mais importante para o projeto de um circuito integrado analógico),

os resultados experimentais e simulados apontaram para uma mesma tendência, onde SOI

nMOSFET de porta circular operando em configuração de dreno externo apresenta

linearidade superior a configuração de dreno interno e convencional. Isso foi observado nas

regiões de inversão forte com -3 dB em relação ao convencional e início da inversão

moderada. Essa tendência deve se estender ao longo da região de inversão moderada, uma vez

que a máxima diferença entre o CGT

e o SOI nMOSFET convencional (≈ 10 dB) foi

medida entre os últimos pontos na região de inversão moderada.

Com esse trabalho, o projetista de circuitos integrados analógicos poderá além de

determinar as dimensões dos transistores, através da curva g

x I

/(W/L), como também

poderá saber o quanto de distorção harmônica efetiva um determinado circuito integrado

analógico pode gerar, através da curva THD/A

x g

109

A última figura de mérito estudada, está diretamente relacionada à capacidade de

amplificação de sinais dos dispositivos, onde se mediu a distorção harmônica total efetiva em

função da amplitude de um sinal senoidal aplicado a porta (V

), para uma tensão de dreno

igual a 0,8 V e uma tensão de porta equivalente a g

igual a 4,6 V

-1

para a medida

experimental e 2,6 V

-1

para a simulação, ambos correspondem à região de inversão forte, ideal

para OTAs operando em alta freqüência. O SOI nMOSFET de porta circular operando em

configuração de dreno externo se mostrou mais linear em ambos os casos com destaque para

as medidas experimentais onde a superioridade em relação ao convencional se manteve

praticamente constante em 6 dB. Isso lhe permite trabalhar com amplitudes do sinal de

entrada duas vezes maiores que o convencional, mantendo o mesmo nível de distorção

harmônica total efetiva.

Todas as constatações oriundas deste trabalho provam que o SOI nMOSFET de porta

em formato de anel circular, operando com dreno externo, apresenta uma menor distorção

harmônica que o SOI nMOSFET convencional. Dessa forma, pode-se concluir que esse

dispositivo é extremamente atrativo para aplicação em circuitos integrados analógicos, tais

como amplificadores.

Um outro aspecto a se destacar, que foi identificado no SOI nMOSFET de porta em

formato de anel circular operando em configuração de dreno interno, é a presença de um pico

na curva da transcondutância na interface entre as regiões de saturação e de triodo, que sugere

um novo método para a extração da tensão de limiar, quando condições de polarização

específicas são respeitadas.

Como seqüência para este trabalho, seria muito interessante a realização de um estudo

comparativo da linearidade em SOI MOSFETs convencionais e de porta em formato de anel

circular para diferentes valores de L com W fixo e vice-versa. Outro estudo seria a verificação

do comportamento da linearidade em baixas e altas temperaturas.

110

REFERÊNCIAS BIBLIOGRÁFICAS

Capítulo 1:

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114

APÊNDICE A – DEDUÇÃO FATOR

GEOMÉTRICO

Dedução do fator geométrico que relaciona um transistor de canal circular com um de

canal retangular ou convencional:

()

Circular

alConvencion

2π

⎥

⎦

⎤

⎢

⎣

⎡

⎟

⎠

⎞

⎜

⎝

⎛

(A.1)

De acordo com a Figura 2.1, R1 é o raio interno da coroa que define o início do canal,

R2 é o raio externo da coroa que define o final do canal, L é o comprimento do canal (R2-R1).

Se considerarmos um transistor convencional, podemos representar a resistência do

canal por meio da segunda lei de Ohm.

alconvencion

⋅

⋅=

(A.2)

onde

ρ é resistividade da região do canal, L é o comprimento do canal, x é a espessura do

canal e

W é a largura do canal. Sendo assim, x · W = área da seção transversal.

Já para determinação da resistência do canal do transistor circular é necessário resolver

uma equação diferencial também baseada na segunda lei de Ohm.

circular

⋅⋅

∂

⋅=∂

(A.3)

onde

y∂ é uma fração infinitesimal de L e 2π · y é o perímetro da circunferência de raio y, isso

equivale ao

W do transistor convencional ao longo do canal. Vide Figura A.1.

115

Figura A.1 – Representação 3D da região do canal de um SOI MOSFET de porta de geometria circular.

O próximo passo é integrarmos a função dos dois lados:

∫∫

⋅⋅

∂

⋅=∂

circular

(A.4)

circular

∂⋅

⋅

=∂

∫∫

(A.5)

)ln(

máx

mín

circular

R ⋅

⋅

(A.6)

Se y

máx.

= R2 e y

mín.

= R1, ficamos com:

()

)1ln()2ln(

circular

−⋅

⋅

(A.7)

Lembrando que subtração entre logaritmos de mesma base pode ser expressa como o

logaritmo da divisão entre os fatores:

(

)

circular

⋅

⋅=

(A.8)

mín.

máx.

∂y

116

Finalmente igualando (A.2) e (A.8) ficamos com:

()

Circular

alConvencion

2π

⎥

⎦

⎤

⎢

⎣

⎡

⎟

⎠

⎞

⎜

⎝

⎛

(A.9)

117

APÊNDICE B – SIMULAÇÃO ATLAS

Abaixo segue um dos arquivos Atlas utilizado para extração da tensão de limiar no

transistor circular em configuração de dreno externo.

##################################################################

# Simulacao de um transistor 3D com L=1um e W=100um #

# Espessura da camada de silicio: tSi=100nm #

# Espessura do oxido de porta: toxf=25nm #

# Espessura do oxido enterrado: toxb=400nm #

# #

# PARA CDE E QUA: #

# Subs=1, Dreno=2, Porta=3, Fonte=4 #

# PARA CDI: #

# Subs=1, Dreno=4, Porta=3, Fonte=2 #

# #

# Nome dos contatos #

# 1=ContSubs, 2=ContDreno, 3=ContPorta, 4=ContFonte #

##################################################################

go atlas

#########################################

# A malha foi especificada no devedit3d #

#########################################

MESH infile = Circ-10g-270208.str

############################################################################

DOPING UNIFORM CONCENTRATION=1E20 N.TYPE REGION=3

DOPING UNIFORM CONCENTRATION=5.5E17 P.TYPE REGION=4

DOPING UNIFORM CONCENTRATION=1E20 N.TYPE REGION=5

############################################################################

CONTACT NAME=ContPorta N.POLY

CONTACT NAME=ContSubs WORKFUNCTION=4.95

############################################################################

# ESPECIFICAÇÃO DOS MODELOS FÍSICOS

############################################################################

#srh - modelo de recombinação

#auger - modelo de recombinação

#kla shi - modelo de mobilidade

#bgn - modelo decargas

#fldmob - modelo de mobilidade

models srh auger bgn kla shi fldmob print temp=300

method gummel newton autonr trap maxtrap=10 carriers=1 electron

#!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!

#-->> Curva: Ids x Vgs, para Vds=800mV <<--

#!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!

#############################################################################

# Polarizacao da porta: Vsubs=0V, Vdreno=0.8V, Vporta varia de

# 0.1 a 1.5V, Vfonte=0V.

#############################################################################

solve init

#solve prev

solve v1=0

solve v4=0

118

solve v2=0

solve v3=0

# Subindo a tensao do dreno ate 0.1 V

solve v2=1e-6

solve v2=1e-5

solve v2=1e-4

solve v2=1e-3

solve v2=1e-2

solve v2=1e-1

# Subindo a tensão de porta até 0.01V

solve v3=1e-9

solve v3=1e-6

solve v3=1e-5

solve v3=1e-4

solve v3=1e-3

solve v3=1e-2

############################################################################

# ESPECIFICAÇÃO DOS MODELOS FÍSICOS PARA SOLUÇÃO

############################################################################

impact selb AN1=7.03E3 AN2=7.03E3 AP1=6.71E3 AP2=6.71E3

method gummel newton carriers=2 autonr trap maxtrap=10

############################################################################

# SE HOUVER ALGUMA SOLUÇÃO ANTERIOR COLOCAR O ARQUIVO AQUI

############################################################################

#Quando usar, retirar todas soluções intermediárias!!!

#LOAD INFILE=<nome do arquivo> MASTER

#MASTER ---não é necessária após o infile quando for a primeira continuação

# Labels

SET data=060308

SET tipo=CDE

#SET tipo=CDI

#SET tipo=QUA

# Nome do arquivo de solução

log outf=IdsVgs-Vds800mV-$"tipo"-$"data".log

#Início da solução

solve v3=0.01 vstep=0.01 vfinal=0.2 name=ContPorta outfile=$"tipo"02 master onefileonly

solve v3=0.21 vstep=0.01 vfinal=0.3 name=ContPorta outfile=$"tipo"03 master onefileonly

solve v3=0.31 vstep=0.01 vfinal=0.4 name=ContPorta outfile=$"tipo"04 master onefileonly

solve v3=0.41 vstep=0.01 vfinal=0.5 name=ContPorta outfile=$"tipo"05 master onefileonly

solve v3=0.51 vstep=0.01 vfinal=0.6 name=ContPorta outfile=$"tipo"06 master onefileonly

solve v3=0.61 vstep=0.01 vfinal=0.7 name=ContPorta outfile=$"tipo"07 master onefileonly

solve v3=0.71 vstep=0.01 vfinal=0.8 name=ContPorta outfile=$"tipo"08 master onefileonly

solve v3=0.81 vstep=0.01 vfinal=0.9 name=ContPorta outfile=$"tipo"09 master onefileonly

solve v3=0.91 vstep=0.01 vfinal=1.0 name=ContPorta outfile=$"tipo"10 master onefileonly

solve v3=1.01 vstep=0.01 vfinal=1.1 name=ContPorta outfile=$"tipo"11 master onefileonly

solve v3=1.11 vstep=0.01 vfinal=1.2 name=ContPorta outfile=$"tipo"12 master onefileonly

output

save outf=IdsVgs-Vds800mV-$"tipo"-$"data".str

#Fim da solução

quit

119

Abaixo segue um dos arquivos Atlas utilizado para extração da tensão Early no

transistor circular em configuração de dreno externo.

##################################################################

# Simulacao de um transistor 3D com L=1um e W=100um #

# Espessura da camada de silicio: tSi=100nm #

# Espessura do oxido de porta: toxf=25nm #

# Espessura do oxido enterrado: toxb=400nm #

# #

# PARA CDE E QUA: #

# Subs=1, Dreno=2, Porta=3, Fonte=4 #

# PARA CDI: #

# Subs=1, Dreno=4, Porta=3, Fonte=2 #

# #

# Nome dos contatos #

# 1=ContSubs, 2=ContDreno, 3=ContPorta, 4=ContFonte #

##################################################################

go atlas

#########################################

# A malha foi especificada no devedit3d #

#########################################

MESH infile = C:\Alunos\Leandro\Simula050308\Circ-10g-270208.str

############################################################################

DOPING UNIFORM CONCENTRATION=1E20 N.TYPE REGION=3

DOPING UNIFORM CONCENTRATION=5.5E17 P.TYPE REGION=4

DOPING UNIFORM CONCENTRATION=1E20 N.TYPE REGION=5

############################################################################

CONTACT NAME=ContPorta N.POLY

CONTACT NAME=ContSubs WORKFUNCTION=4.95

# Labels

SET data=060308

SET tipo=CDE

#SET tipo=CDI

#SET tipo=QUA

SET vth=0.23

SET vgs=$"vth"+0.1

SET vgs2=$"vth"+0.2

SET vgs3=$"vth"+0.3

SET vgs4=$"vth"+0.4

SET vgs5=$"vth"+0.5

SET vgs6=$"vth"+0.6

SET vgs7=$"vth"+0.7

############################################################################

# ESPECIFICAÇÃO DOS MODELOS FÍSICOS

############################################################################

#srh - modelo de recombinação

#auger - modelo de recombinação

#kla shi - modelo de mobilidade

#bgn - modelo decargas

#fldmob - modelo de mobilidade

models srh auger bgn kla shi fldmob print temp=300

method gummel newton autonr trap maxtrap=10 carriers=1 electron

#!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!

#-->> Curva: Ids x Vds, para Vgt variável <<--

120

#!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!

#############################################################################

# Polarizacao da porta: Vsubs=0V, Vdreno varia de 0.1 a 1.2V,

# (Vporta - Vth) varia de 0.1 a 0.7V, Vfonte=0V.

#############################################################################

solve init

#solve prev

solve v1=0

solve v4=0

solve v2=0

solve v3=0

# Subindo a tensão de porta até Vgt = 930mV

#solve v3=1e-13

#solve v3=1e-12

#solve v3=1e-11

#solve v3=1e-10

solve v3=1e-9

solve v3=1e-8

solve v3=1e-7

solve v3=1e-6

solve v3=1e-5

solve v3=1e-4

solve v3=1e-3

solve v3=1e-2

solve v3=0.23 vstep=0.05 vfinal=$"vgs7" name=ContPorta

# Subindo a tensao do dreno ate 100mV

solve v2=1e-6

solve v2=1e-5

solve v2=1e-4

solve v2=1e-3

solve v2=1e-2

solve v2=1e-1

output

save outf=IdsVds-Start-$"tipo"-$"data".str

############################################################################

# ESPECIFICAÇÃO DOS MODELOS FÍSICOS PARA SOLUÇÃO

############################################################################

impact selb AN1=7.03E3 AN2=7.03E3 AP1=6.71E3 AP2=6.71E3

method gummel newton carriers=2 autonr trap maxtrap=10

############################################################################

# SE HOUVER ALGUMA SOLUÇÃO ANTERIOR COLOCAR O ARQUIVO AQUI

############################################################################

#Quando usar, retirar todas soluções intermediárias!!!

#LOAD INFILE=<nome do arquivo> MASTER

#MASTER --- é necessário para uso do TONYPLOT

#777777777777777777777777777777777777777777777777777777777777777777777777777

# SÉTIMA CURVA VGT = 700mV

#solve v3=$"vgs7" vstep=0.01 vfinal=$"vgs7" name=ContPorta

# Nome do arquivo de solução

log outf=IdsVds-Vgt700mV-$"tipo"-$"data".log

#Início da solução

121

solve v2=0.10 vstep=0.01 vfinal=0.4 name=ContDreno outfile=$"tipo"700-04 master onefileonly

solve v2=0.41 vstep=0.01 vfinal=0.8 name=ContDreno outfile=$"tipo"700-08 master onefileonly

solve v2=0.81 vstep=0.01 vfinal=0.9 name=ContDreno outfile=$"tipo"700-09 master onefileonly

solve v2=0.91 vstep=0.01 vfinal=1.0 name=ContDreno outfile=$"tipo"700-10 master onefileonly

solve v2=1.01 vstep=0.01 vfinal=1.1 name=ContDreno outfile=$"tipo"700-11 master onefileonly

solve v2=1.11 vstep=0.01 vfinal=1.2 name=ContDreno

output

save outf=IdsVds-Vgt700mV-$"tipo"-$"data".str

#666666666666666666666666666666666666666666666666666666666666666666666666666

# SEXTA CURVA VGT = 600mV

solve v3=$"vgs7" vstep=-0.01 vfinal=$"vgs6" name=ContPorta

# Nome do arquivo de solução

log outf=IdsVds-Vgt600mV-$"tipo"-$"data".log

#Início da solução

solve v2=1.2 vstep=-0.01 vfinal=1.11 name=ContDreno outfile=$"tipo"600-11 master onefileonly

solve v2=1.1 vstep=-0.01 vfinal=1.01 name=ContDreno outfile=$"tipo"600-10 master onefileonly

solve v2=1.0 vstep=-0.01 vfinal=0.91 name=ContDreno outfile=$"tipo"600-09 master onefileonly

solve v2=0.9 vstep=-0.01 vfinal=0.81 name=ContDreno outfile=$"tipo"600-08 master onefileonly

solve v2=0.8 vstep=-0.01 vfinal=0.41 name=ContDreno outfile=$"tipo"600-04 master onefileonly

solve v2=0.4 vstep=-0.01 vfinal=0.1 name=ContDreno outfile=$"tipo"600-01 master onefileonly

output

save outf=IdsVds-Vgt600mV-$"tipo"-$"data".str

#555555555555555555555555555555555555555555555555555555555555555555555555555

# QUINTA CURVA VGT = 500mV

solve v3=$"vgs6" vstep=0.01 vfinal=$"vgs5" name=ContPorta

# Nome do arquivo de solução

log outf=IdsVds-Vgt500mV-$"tipo"-$"data".log

#Início da solução

solve v2=0.10 vstep=0.01 vfinal=0.4 name=ContDreno outfile=$"tipo"500-04 master onefileonly

solve v2=0.41 vstep=0.01 vfinal=0.8 name=ContDreno outfile=$"tipo"500-08 master onefileonly

solve v2=0.81 vstep=0.01 vfinal=0.9 name=ContDreno outfile=$"tipo"500-09 master onefileonly

solve v2=0.91 vstep=0.01 vfinal=1.0 name=ContDreno outfile=$"tipo"500-10 master onefileonly

solve v2=1.01 vstep=0.01 vfinal=1.1 name=ContDreno outfile=$"tipo"500-11 master onefileonly

solve v2=1.11 vstep=0.01 vfinal=1.2 name=ContDreno

output

save outf=IdsVds-Vgt500mV-$"tipo"-$"data".str

#444444444444444444444444444444444444444444444444444444444444444444444444444

#QUARTA CURVA VGT = 400mV

solve v3=$"vgs5" vstep=-0.01 vfinal=$"vgs4" name=ContPorta

# Nome do arquivo de solução

log outf=IdsVds-Vgt400mV-$"tipo"-$"data".log

#Início da solução

solve v2=1.2 vstep=-0.01 vfinal=1.11 name=ContDreno outfile=$"tipo"400-11 master onefileonly

solve v2=1.1 vstep=-0.01 vfinal=1.01 name=ContDreno outfile=$"tipo"400-10 master onefileonly

solve v2=1.0 vstep=-0.01 vfinal=0.91 name=ContDreno outfile=$"tipo"400-09 master onefileonly

solve v2=0.9 vstep=-0.01 vfinal=0.81 name=ContDreno outfile=$"tipo"400-08 master onefileonly

solve v2=0.8 vstep=-0.01 vfinal=0.41 name=ContDreno outfile=$"tipo"400-04 master onefileonly

solve v2=0.4 vstep=-0.01 vfinal=0.1 name=ContDreno outfile=$"tipo"400-01 master onefileonly

output

save outf=IdsVds-Vgt400mV-$"tipo"-$"data".str

122

#333333333333333333333333333333333333333333333333333333333333333333333333333

#TERCEIRA CURVA VGT = 300mV

solve v3=$"vgs4" vstep=0.01 vfinal=$"vgs3" name=ContPorta

# Nome do arquivo de solução

log outf=IdsVds-Vgt300mV-$"tipo"-$"data".log

#Início da solução

solve v2=0.10 vstep=0.01 vfinal=0.4 name=ContDreno outfile=$"tipo"300-04 master onefileonly

solve v2=0.41 vstep=0.01 vfinal=0.8 name=ContDreno outfile=$"tipo"300-08 master onefileonly

solve v2=0.81 vstep=0.01 vfinal=0.9 name=ContDreno outfile=$"tipo"300-09 master onefileonly

solve v2=0.91 vstep=0.01 vfinal=1.0 name=ContDreno outfile=$"tipo"300-10 master onefileonly

solve v2=1.01 vstep=0.01 vfinal=1.1 name=ContDreno outfile=$"tipo"300-11 master onefileonly

solve v2=1.11 vstep=0.01 vfinal=1.2 name=ContDreno

output

save outf=IdsVds-Vgt300mV-$"tipo"-$"data".str

#222222222222222222222222222222222222222222222222222222222222222222222222222

# SEGUNDA CURVA VGT = 200mV

solve v3=$"vgs3" vstep=-0.01 vfinal=$"vgs2" name=ContPorta

# Nome do arquivo de solução

log outf=IdsVds-Vgt200mV-$"tipo"-$"data".log

#Início da solução

solve v2=1.2 vstep=-0.01 vfinal=1.11 name=ContDreno outfile=$"tipo"200-11 master onefileonly

solve v2=1.1 vstep=-0.01 vfinal=1.01 name=ContDreno outfile=$"tipo"200-10 master onefileonly

solve v2=1.0 vstep=-0.01 vfinal=0.91 name=ContDreno outfile=$"tipo"200-09 master onefileonly

solve v2=0.9 vstep=-0.01 vfinal=0.81 name=ContDreno outfile=$"tipo"200-08 master onefileonly

solve v2=0.8 vstep=-0.01 vfinal=0.41 name=ContDreno outfile=$"tipo"200-04 master onefileonly

solve v2=0.4 vstep=-0.01 vfinal=0.1 name=ContDreno outfile=$"tipo"200-01 master onefileonly

output

save outf=IdsVds-Vgt200mV-$"tipo"-$"data".str

#111111111111111111111111111111111111111111111111111111111111111111111111111

# SÉTIMA CURVA VGT = 100mV

solve v3=$"vgs2" vstep=0.01 vfinal=$"vgs1" name=ContPorta

# Nome do arquivo de solução

log outf=IdsVds-Vgt100mV-$"tipo"-$"data".log

#Início da solução

solve v2=0.10 vstep=0.01 vfinal=0.4 name=ContDreno outfile=$"tipo"100-04 master onefileonly

solve v2=0.41 vstep=0.01 vfinal=0.8 name=ContDreno outfile=$"tipo"100-08 master onefileonly

solve v2=0.81 vstep=0.01 vfinal=0.9 name=ContDreno outfile=$"tipo"100-09 master onefileonly

solve v2=0.91 vstep=0.01 vfinal=1.0 name=ContDreno outfile=$"tipo"100-10 master onefileonly

solve v2=1.01 vstep=0.01 vfinal=1.1 name=ContDreno outfile=$"tipo"100-11 master onefileonly

solve v2=1.11 vstep=0.01 vfinal=1.2 name=ContDreno

output

save outf=IdsVds-Vgt100mV-$"tipo"-$"data".str

#Fim da solução

quit

123

APÊNDICE C – RESUMO SEMINATEC 2007

Neste apêndice consta a resume aceito para o SEMINATEC 2007 - Workshop sobre

Semicondutores; Micro & Nano Tecnologia. Aqui estão os resultados das primeiras medidas

executadas.

124

Study of Harmonic Distortion in Circular Gate SOI nMOSFET using 0.13 µm Partially-

Depleted SOI CMOS technology

Leandro Poloni Dantas and Salvador Pinillos Gimenez

Centro Universitário da FEI

[email protected] and [email protected]

Harmonic distortion is an important merit figure for low-power, low-voltage analog

integrated circuits applications, OTAs for example. This work studies the Harmonic

Distortion (Linearity) in Circular Gate SOI nMOSFET (Figure 1.A), using 0.13 µm Partially-

Depleted SOI CMOS technology for analog applications. The drain/source asymmetric effects

are considered in terms of drain current as a function of the gate and drain voltages. Circular

gate SOI nMOSFET Harmonic Distortion comparisons with rectangular gate partially-

depleted SOI nMOSFET are performed, regarding the same effective channel length and

width. Experimental results and three-dimensional simulations are used to qualify these

results.

Integral Function Method (IFM) is used to determine the total harmonic distortion

(THD), second order (HD2) and third order harmonic distortion (HD3) in order to perform

this work.

It is observed that circular gate presents improved harmonic distortion as compared with

rectangular gate SOI nMOSFETs, regarding same channel length (L) and width (W),

operating in saturation region and for V

(=V

-V

) less than 0,4 V (figure 1.B and 1.C).

Figure 1: Circular gate SOI nMOSFET layout, where the internal contact can be used either as a source or

as drain (1.A), THDxV

(1.B) and THDxVa (1.C), where Va is the amplitude of applied sinusoidal signal.

Internal

Gate

External

0,0 0,1 0,2 0,3 0,4 0,5

-60

-50

-40

-30

-20

THD (dB)

(V)

SOI nMOSFET

=110 mV , Va = 30 mV

Rectangular Gate

Circular Gate

External Drain

Internal Drain

0.00.10.20.30.40.5

-40

-35

-30

-25

-20

-15

-10

-5

THD (dB)

Va (V)

SOI nMOSFET

=110 mV , V

= 100 mV

Rectangular Gate

Circular Gate

External Drain

Internal Drain

125

APÊNDICE D – ARTIGO SFORUM2007

Neste apêndice segue o artigo aceito para o

Microeletronics Students Fórum –

SFORUM2007, onde são abordados os conceitos fundamentais sobre distorção harmônica em

transistores SOI operando na região de saturação.

126

HARMONIC DISTORTION COMPARISON BETWEEN CIRCULAR GATE AND

CONVENTIONAL SOI NMOSFET USING 0.13 µM PARTIALLY-DEPLETED SOI

CMOS TECHNOLOGY

Leandro Poloni Dantas

and Salvador Pinillos Gimenez

1,2

Centro Universitário da FEI

Av. Humberto de Alencar Castelo Branco, 3972, SBC - SP - 09850-901 - Brazil

[email protected]

Laboratório de Sistemas Integráveis da Universidade de São Paulo

Av. Prof. Luciano Gualberto, trav. 3, n. 158, SP - SP - 05508-900 - Brazil

ABSTRACT

The Harmonic Distortion or Linearity is an important merit figure for low-power, low-

voltage analog integrated circuits applications. This paper studies the Harmonic Distortion in

Circular Gate SOI nMOSFET, using 0.13 µm Partially-Depleted SOI CMOS technology for

analog applications. The drain/source asymmetric effects are considered in terms of the drain

current as a function of the gate and of the drain voltage. The circular gate SOI nMOSFET

Harmonic Distortion comparisons with the conventional (rectangular gate) partially-depleted

SOI nMOSFET are performed, regarding the same effective channel length and width. This

paper is based on experimental results. The Integral Function Method (IFM) is used to

determine the total harmonic distortion (THD) and the third order harmonic distortion (HD3)

in order to perform this work. It is observed that circular gate presents improved harmonic

distortion as compared with the rectangular gate SOI nMOSFETs, for the same effective

channel length and width, operating in the saturation region.

1. INTRODUCTION

The harmonic distortion is an important merit figure for low-power low-voltage analog

integrated circuit applications, as for the Operational Transconductance Amplifiers (OTAs),

one of the main basic analog built blocks. When a signal is applied to the transistor gate, the

harmonic distortion occurs due to the I

-V

non-linearity characteristic in the saturation

region, as indicated in figure 1.

To measure the harmonic distortion, it is necessary to apply a signal in the transistor gate

) and to measure the output signal. The device linearity can be obtained considering an

input sinusoidal signal given by the equation (1).

)sin(

tVVV

aGS

(1)

where V

is the DC gate to the source bias and V

is the maximum amplitude value of the

sinusoidal signal.

127

Figure 1 – Drain current distortion caused by non-linearity in I

versus V

curve.

The Total Harmonic Distortion (THD) of a signal is defined as a sum of all harmonic

frequency powers above the fundamental one over the fundamental frequency power and it is

usually expressed in dB [equation (2)] [2].

Pn...P4P3P2

werl_freq._pofundamenta

owersharmonic_p

THD

++++

∑

(2)

where P1 is the power level of the fundamental frequency harmonic and P2, P3, P4 and Pn are

the power levels of the harmonic components presented in the output signal.

The Integral Function Method (IFM) is used to determine the total and the third order

harmonic distortions [1, 2]. This method uses only the device DC electrical characteristic (I

), instead of Fourier-based methods, which require complicated AC characterization.

New devices [Graded-Channel (GC), Double Gate SOI nMOSFEI, etc] and new techniques

(circuit layouts that degrade the die area and the parasitic capacitances) can be used to

improve harmonic distortion [3-5]. Another possibility is to study the influence of the gate

geometrical form in Linearity, for the same technology. The circular gate transistor (CGT)

[6], presented in figure 2, is an option.

Figure 2 - Circular gate SOI nMOSFET layout.

In figure 2, L is the channel length (= R2 – R1), and R1 and R2 are internal and external radii

of the channel. Note that CGT presents drain and source asymmetric dimensions. The internal

contact can operate either as a drain or as a source. This device can be biased in two different

ways: the internal and the external drain configurations.

The geometric factor (f

) of the conventional (rectangular gate) transistor and the CGT is

given by the equation (3) [7].

Internal

Contact

Gate

External Contact

Internal

Contact

Gate

External Contact

Distortion on

signal

Non-linearity

128

()

Circular

rRectangula

2π

⎥

⎦

⎤

⎢

⎣

⎡

⎟

⎠

⎞

⎜

⎝

⎛

(3)

The objective of this paper is to study the Total Harmonic Distortion and the Third Order

Harmonic Distortion behaviors in the circular gate SOI nMOSFETs taking into account the

drain/source asymmetric effects, base on experimental results. The comparisons between the

conventional and the circular gates SOI nMOSFETs are also performed, considering the same

effective channel length and width.

2. PROCESS AND ELECTRICAL CHARACTERISTICS

The devices were fabricated at IMEC, Belgium, using the 0.13 µm Partially-Depleted SOI

CMOS technology. The technologic parameters of the SOI nMOSFETs are: t

oxf

= 2.5 nm

(gate oxide thickness), t

oxb

= 400 nm (burred oxide thickness), t

= 100 nm (silicon thickness),

= 5.5x10

-3

(channel concentration), N

Drain/Source

= 1x10

-3

(Drain/Source

concentration). The CGT dimensions are L = 1

μm (channel length) and W = 100 μm (the

average channel width). In order to obtain W/L = 100, using the expression (3), R1 and R2

values of the circular gate transistor are 15.5

μm and 16.5 μm, respectively. The conventional

transistor dimensions are L = 1

μm and W = 10 μm, resulting W/L = 10.

The CGT and the conventional threshold voltages (V

) are extracted by using the second

derivative method and their values are 0.31 V and 0.33 V, respectively.

The figure 3 presents experimental normalized drain current [I

/(W/L)] as a function of drain

to source voltage (V

) of CGT with the internal and external drain configurations and the

conventional SOI nMOSFETs, for different gate to source voltages (V

). The normalized

drain current [I

/(W/L)] is used to eliminate the dimensions effects in linearity comparative

study between the CGT and the rectangular gate SOI nMOSFETs.

0.0 0.2 0.4 0.6 0.8 1.0

= 0.5 V

= 0.6 V

= 0.7 V

= 0.8 V

= 0.9 V

= 1 V

Rectagular Gate

Circular Gate

External Drain

Internal Drain

SOI nMOSFET

L = 1

μm

/(W/L) [μA]

[V]

Figure 3 – I

/(W/L) versus V

of rectangular and circular gate SOI nMOSFETs.

The drain current of the CGT operating with the internal drain configuration is higher than

operating with the external drain and the conventional SOI nMOSFET, due to the pinch-off

point of the CGT with the internal drain configuration is more distant from the drain than the

external drain configuration [6] and consequently the effective channel length of the CGT

with the internal drain configuration is smaller than the external drain configuration, resulting

in higher drain current. Besides, as the gate voltage increases, bigger are the drain current

129

differences between the internal and the external configurations and also the conventional

device.

-0.2 0.0 0.2 0.4 0.6 0.8 1.0

100

120

140

/(W/L) [μA]

[V]

SOI nMOSFET

= 1 V, L = 1 μm

Rectangular Gate

Circular Gate

External Drain

Internal Drain

Figure 4 – I

/(W/L) versus V

of rectangular and circular gate SOI nMOSFETs.

To eliminate the threshold voltage differences between the CGT and the conventional one,

figure 4 is plotted normalized drain current as a function of V

, where V

is given by V

–

Observing figure 4, for the same V

, drain current with the internal drain configuration is

higher than the external drain configuration, because of the pinch-off point behavior in the

CGT as explained before. Besides, the CGT with the external drain configuration presents

similar behavior of the rectangular gate transistor. For V

> 0.75 V, the CGT drain current

with both configurations is smaller than the conventional one, due to the mobility degradation

in the CGT, because the drain current occurs in all directions in contrast to the conventional

transistor (the mobility depends on the crystallography orientation). These characteristics are

observed for different V

values (0.1 V ≤ V

≤ 1 V).

3. HARMONIC DISTORTION ANALYSIS

The linearity study is performed in the saturation region (V

≤ V

) and figure 5 presents the

CGT and the conventional SOI nMOSFETs THD-V

curves for different values of V

They

are extracted applying the IFM method.

0.0 0.2 0.4 0.6 0.8 1.0

-80

-70

-60

-50

-40

-30

-20

-10

38.4 dB

= 50 mV

THD [dB]

[V]

SOI nMOSFET

= 1 V, L = 1 μm

Rectangular Gate

Circular Gate

External Drain

Internal Drain

= 200 mV

32.5 dB

Figure 5 – THD versus V

of rectangular and circular gate SOI nMOSFETs for V

equal to

50 mV and 200 mV.

130

The THD behavior is similar for all devices when V

< 0.25 V. When V

is higher than

0.25 V, the CGTs (mainly the internal drain) present lower THD than the rectangular gate.

For V

= 200 mV and V

= 0.85 V, the THD of the CGT with the internal drain

configuration is lower than the external drain configuration and the rectangular gate for about

32.5 dB and 31.9 dB, respectively. The same THD behavior is observed considering V

= 50

mV and V

= 0.72 V. Additionally, for V

> 0.9 V, it can be seen that the THD of the CGT

with the internal drain configuration increases strongly due to the mobility degradation.

Figure 6 shows the CGT and the conventional HD3 behaviors for V

= 200 mV.

Analysing it, we conclude that the HD3

CGT

is dominant when V

is smaller than 0.25 V (A

region) and V

is higher than 0.68 V (C region), respectively. While the HD3

Rectangular Gate

dominant into the interval given by 0.25 V < V

< 0.68 V (B region). The same HD3

behavior is observed for all transistors, with different V

values.

0.0 0.2 0.4 0.6 0.8 1.0

-100

-80

-60

-40

-20

region

SOI nMOSFET

=1 V, L=1 μm

=200 mV

HD3 [dB]

[V]

Rectangular Gate

Circular Gate

External Drain

Internal Drain

region

Figure 6 – HD3 versus V

of rectangular and circular gate SOI nMOSFETs for V

= 200

mV.

4. CONCLUSIONS

It is observed that the circular gate transistor presents lower Harmonic Distortion or higher

linearity than the conventional SOI nMOSFET in the saturation region. Besides, the CGT

linearity behavior with external drain configuration is a little better than the conventional one.

The CGT linearity behavior with the internal drain configuration is extremely superior than

the conventional SOI nMOSFET for V

> 0.5 V. Knowing that high frequency amplifiers

operate in strong inversion, the CGT with internal drain configuration can be used instead of

the conventional one to improve extremely the Harmonic Distortion in analog applications.

The HD3

CGT

is dominant when V

is lower than 0.25 V (in direction of the weak inversion

region) and when V

is higher than 0.68 V (in direction of the strong inversion region), when

Va = 200 mV.

5. ACKNOWLEDGEMENTS

The authors would like to thank João Antonio Martino from LSI/EPUSP and Cor Claeys from

IMEC for supplying the devices and Antonio Cerdeira from CINVESTAV-IPN and Marcelo

Antonio Pavanello from Centro Universitário da FEI for supplying IFM software.

131

6. REFERENCES

[1] A. Cerdeira, M. Estrada, R. Quintero, D. Flandre, A. Ortiz-Conde and F. J. García-

Sánchez, “New method for determination of harmonic distortion in SOI FD transistors,”

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State Electron

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[2] A. Cerdeira, M. A. Alemán, M. Estrada and D. Flandre, “Integral function method for

determination of nonlinear harmonic distortion,”

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2225-2234, 2004.

[3] M. A. Pavanello, A. Cerdeira, J. A. Martino, J. P. Raskin and D. Flandre, “Impact of

Asymetric Channel Configuration on the Linearity of Double-Gate SOI MOSFETs,”

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, Mexico, Apr. 26-28, 2006.

[4] A. Cerdeira, M. A. Alemán, M. A. Pavanello, J. A. Martino and D. Flandre, “Advantages

of the Graded-Channel SOI FD MOSFET for Applications as a Quasi-Linear Resistor,”

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, vol. 52, no. 5, pp. 967-972, May

2005.

[5] M. de Souza, M. A. Pavanello, A. Cerdeira and D. Flandre, “Graded-Channel SOI

nMOSFET Model Valid for Harmonic Distortion Evaluation,” Proc. 25

International

Conference on Microelectronics (Miel 2006), Belgrade, Serbia and Montenegro, 14-17 May

2006.

[6] S. P. Gimenez, R. M. G. Ferreira and J. A. Martino, “Early Voltage Behavior in Circular

Gate SOI nMOSFET Using 0.13 µM Partially-Depleted SOI CMOS Technology,”

SBMicro

2006

, vol. 4, pp. 319-328, 2006.

[7] J. P. Collinge,

Silicon-On-Insulator Technology: Materials to VLSI, Kluwer Academic

Publishers, United States of America, 2004.

132

APÊNDICE E – ARTIGO ECS MEETING

Neste apêndice segue o artigo aceito para o

212

ECS Meeting, onde é apresentado

boa parte do estudo realizado neste trabalho.

133

Comparison between Harmonic Distortion in Circular Gate and Conventional SOI

NMOSFET Using 0.13 µm Partially-Depleted SOI CMOS Technology

L. P. Dantas

and S. P. Gimenez

a,b

Centro Universitário da FEI,

Av. Humberto de Alencar Castelo Branco, 3972, 09850-901,

São Bernardo do Campo, Brazil

[email protected]

LSI – Universidade de São Paulo,

Av. Prof. Luciano Gualberto, trav.3 n.158, 05508-900, São Paulo, Brazil

Harmonic distortion or Linearity is an important merit figure for low-

power, low-voltage analog integrated circuit applications. This paper

studies the Harmonic Distortion in Circular Gate SOI nMOSFET, using

0.13 µm Partially-Depleted SOI CMOS technology for analog

applications. The drain/source asymmetric effects are considered in

terms of drain current as a function of the gate and drain voltages.

Circular gate SOI nMOSFET Harmonic Distortion comparisons with

conventional (rectangular gate) partially-depleted SOI nMOSFET are

performed, regarding the same effective channel length and width. This

paper is based on experimental results. Integral Function Method (IFM)

is used to determine the total harmonic distortion (THD) and third

order harmonic distortion (HD3) in order to perform this work. It is

observed that circular gate presents improved harmonic distortion as

compared with rectangular gate SOI nMOSFETs, for the same effective

channel length and width.

Introduction

Harmonic distortion is an important merit figure for low-power low-voltage analog

integrated circuit applications, as the Operational Transconductance Amplifiers (OTAs), one

of the main basic analog build blocks. When a signal is applied into the transistor gate, the

harmonic distortion occurs in the output signal (drain node) due to I

x V

non-linearity

characteristics in the saturation region, as indicated in the figure 1.

In order to measure the harmonic distortion, it is necessary to apply a signal into the

transistor gate (V

) and measure the output signal. Regarding an input sinusoidal signal

given by the equation [1], it can obtain the device linearity.

)t.f..2sin(VVV

a0GS

[1]

In equation [1], V

is the DC gate to source voltage, V

is the maximum amplitude value

of sinusoidal signal, f is the frequency of sinusoidal signal and t is the time.

134

Figure 1. Drain current distortion caused by non-linearity in I

x V

curve.

The Total Harmonic Distortion (THD) of a signal is defined as the sum of all harmonic

frequency powers above the fundamental one over the fundamental frequency power and is

usually expressed in dB (equation [2]) (1).

...432

_._

PnPPP

powerfreqlfundamenta

powersharmonic

THD

∑

[2]

where P1 is the power level of the fundamental frequency and P2, P3, P4 and Pn are the

power levels of the harmonic components presented in the output signal.

The Integral Function Method (IFM) is used to determine the total and third order

harmonic distortion (1, 2). This method uses only the device DC electrical characteristics

), in contrast of the Fourier-based methods, which require complicated AC

characterization.

New devices (Graded-Channel (GC), Double Gate SOI nMOSFEI, etc) and new

techniques, as circuits’ arrangements with increased area and parasitic capacitances, have

been used in order to improve the harmonic distortion (3-5). Other possibility is to study the

influence of other gate geometrical form in the linearity regarding the same technology. The

circular gate transistor (CGT) (6), presented in figure 2, is an option.

Figure 2. Circular gate SOI nMOSFET layout.

In the figure 2, L is the channel length (= R2 – R1), and R1 and R2 are internal and

external radii of the channel. Note that CGT presents drain and source asymmetric

Internal

Contact

Gate

External Contact

Distortion on

signal

Non-linearity

= V

output

GS =

input

135

dimensions. The internal contact can operate either as a drain or as a source (internal and

external drain configurations).

The geometric factor (f

) of a conventional transistor (rectangular gate) and CGT is given

by equation [3] (7).

()

Circular

alConvention

⎥

⎦

⎤

⎢

⎣

⎡

⎟

⎠

⎞

⎜

⎝

⎛

[3]

The objective of this paper is study the Total Harmonic Distortion and Third Order

Harmonic Distortion behavior in circular gate SOI nMOSFETs taking into account the

drain/source asymmetric effects, regarding experimental results. Comparisons between

conventional and circular gates SOI nMOSFETs are also performed, considering the same

effective channel length and width.

Process and Electrical Characteristics

The devices were fabricated at IMEC, Belgium, using 0.13 µm Partially-Depleted SOI

CMOS technology. The technologic parameters of the SOI nMOSFETs are: t

oxf

= 2.5 nm

(gate oxide thickness), t

oxb

= 400 nm (buried oxide thickness), t

= 100 nm (silicon thickness),

= 5.5x10

-3

(channel concentration), N

Drain/Source

= 1x10

-3

(Drain/Source

concentration). The CGTs dimensions are L = 1

μm (channel length) and W = 100 μm

(average channel width). In order to obtain W/L = 100, using the expression [3], R1 and R2

values of the circular gate transistor are 15.5

μm and 16.5 μm, respectively. The conventional

transistor dimensions are L = 1

μm and W = 10 μm, resulting W/L = 10.

Threshold voltage (V

) of CGTs with both drain configurations and conventional one are

extracted by using the second derivative method (8, 9) and their values are 0.31 V for internal

and external drain configurations and 0.33 V, respectively.

The figure 3 presents experimental normalized drain current [I

/(W/L)] as a function of

drain to source voltage (V

) of CGT with internal and external drain configurations and

conventional SOI nMOSFET, regarding different gate to source voltages (V

). Normalized

drain current [I

/(W/L)] is used in order to eliminate the dimension effects in the linearity

comparison study between CGT and rectangular gate SOI nMOSFET.

136

0.0 0.2 0.4 0.6 0.8 1.0

= 0.5 V

= 0.6 V

= 0.7 V

= 0.8 V

= 0.9 V

= 1 V

Rectagular Gate

Circular Gate

External Drain

Internal Drain

SOI nMOSFET

L = 1

μm

/(W/L) [mA]

[V]

Figure 3. I

/(W/L) versus V

of the rectangular and CGT with both drain configurations

SOI nMOSFETs.

Observing figure 3, the drain current of CGT operating with internal drain configuration is

larger than operating with external drain and conventional SOI nMOSFET, due the pinch-off

point of CGT with internal drain configuration is more distant from the drain than the external

drain configuration (6) and consequently the effective channel length of CGT with internal

drain configuration is smaller than the external drain configuration, resulting in higher drain

current. Besides, when the gate voltage increases, larger are the drain current differences

between internal and external configurations and also the conventional device (6).

In figure 4 is plotted normalized drain current as a function of V

, where V

is equal to

– V

, in order to eliminate the threshold voltage differences between CGTs and

conventional one.

0.00.20.40.60.81.0

100

120

SOI nMOSFET

= 0.5 V, L = 1 μm

Rectangular Gate

Circular Gate

External Drain

Internal Drain

/(W/L) [μA]

[V]

Figure 4. I

/(W/L) versus V

of the rectangular and circular gate SOI nMOSFETs.

Observing figure 4, the CGT drain current with both configurations is higher than

conventional transistor, mainly for the internal drain configuration, because the pinch-off

137

point in CGT as explained before. For V

> 0.72 V, the CGT with both configurations is

smaller than conventional one, due to mobility degradation in CGT, because the drain current

occurs in all directions in contrast to conventional transistor (mobility depends of

crystallography orientation). The same drain current behavior is observed for I

x V

curves, with 0.1 V ≤ V

≤ 1 V.

Figure 5 presents the transconductance as a function of V

for CGT and conventional

transistor.

0.0 0.2 0.4 0.6 0.8 1.0

100

120

140

SOI nMOSFET

= 0.4 V

L = 1

μm

Rectangular Gate

Circular Gate

External Drain

Internal Drain

[S]

[V]

Tunneling

Figure 5. g

versus V

of the rectangular and circular gate SOI nMOSFETs.

It can be observed that CGT with external drain and conventional transistor present

practically the same behavior for V

< 0.5 V. Besides, the transconductance of CGT with

external drain configuration is a little bit higher than conventional one for V

≤ 0.5 V, where

occurs the maximum transconductances (g

m_max

) of the devices. For V

> 0.5 V, it can be

seen that transconductance degradations of CGT with both configurations in comparison of

conventional SOI nMOSFET, due to mobility degradation, as explained before. Additionally,

the g

of GCT with internal drain configuration is smaller than with external drain

configuration and rectangular gate for V

≤ 0.25 V and higher transconductance for 0.25 V ≤

≤0.5 V. This effect is observed for all ranges of V

values measured and can be justified

because of drain/source dimensions differences.

138

Harmonic Distortion Analysis

Total harmonic distortion (THD) and third order harmonic distortion (HD3) are extracted

applying Integral Function Method (IFM) (1, 2) regarding the I

x V

curves of devices.

Total Harmonic Distortion (THD)

Figures 6 and 7 present THD of CGT with both configurations and conventional SOI

nMOSFET as a function of DC bias voltage (V

), that is equal to V

, for two different values

of V

(30 mV and 200 mV) and V

= 0.8 V.

0.0 0.2 0.4 0.6 0.8 1.0

-60

-50

-40

-30

-20

THD [dB]

[V]

SOI nMOSFET

= 0.8 V, L = 1 μm, V

= 30 mV

Rectangular Gate

Circular Gate

External Drain

Internal Drain

16.3 dB

4.2 dB

Figure 6. THD versus V

of the conventional and CGT with both configurations for V

equal to 30 mV.

0.0 0.2 0.4 0.6 0.8 1.0

-35

-30

-25

-20

-15

-10

-5

SOI nMOSFET

= 0.8 V, L = 1 μm, V

= 200 mV

Rectangular Gate

Circular Gate

External Drain

Internal Drain

THD [dB]

[V]

9.3 dB

4.3 dB

Figure 7. THD versus V

of conventional and CGT with both configurations for V

equal to

200 mV.

139

Analyzing figures 6 and 7, it we can observe that THD behavior of CGT with external

drain configuration and conventional one are practically the same for V

< 0.4 V for both V

When V

is higher than 0.4 V, CGT with external drain configuration presents a THD

improved than rectangular gate. For V

= 0.8 V (edge of triode and saturation regions) and

varying from 30 mV up to 200 mV, THD of CGT with external drain configuration is

approximately 4.2-4.3 dB. Besides, THD of CGT with internal drain configuration is smaller

than the external drain configuration and conventional one for V

≤ 0.6 V (weak and

moderate inversion and beginning of strong inversion), the THD biggest differences are 16.3

dB and 9.3 dB for V

= 30 mV and for V

= 200 mV, respectively. For V

> 0.6 V, the THD

of CGT with internal drain configuration is higher than with external drain configuration.

Additionally, for V

> 0.85 V, it can be seen that THD of CGT with internal drain

configuration strongly increases due to mobility degradation observed in device

transconductance as a function of V

curves. So, in order to improve THD in analog

applications, it is recommended using CGT with internal drain configurations for V

≤ 0.6 V,

and to use GCT with external drain configuration for V

> 0.6 V instead of conventional SOI

nMOSFET for this technology.

Third Order Harmonic Distortion (HD3)

In the order to verify the influence of the Third Order Harmonic Distortion in the Total

Harmonic Distortion in the output signal, figures 8 and 9 present HD3 of CGT and

conventional SOI nMOSFET as function of bias voltage (V

) for two different values of V

and V

= 0.8 V.

0.0 0.2 0.4 0.6 0.8 1.0

-120

-110

-100

-90

-80

-70

-60

-50

-40

SOI nMOSFET

= 0.8 V, L = 1 μm

= 30 mV

Rectangular Gate

Circular Gate

External Drain

Internal Drain

HD3 [dB]

[V]

Figure 8. HD3 versus V

of conventional and CGT with both configurations for V

equal to

30 mV.

140

0.00.20.40.60.81.0

-120

-100

-80

-60

-40

-20

Rectangular Gate

Circular Gate

External Drain

Internal Drain

SOI nMOSFET

= 0.8 V, L = 1 μm

= 200 mV

HD3 [dB]

[V]

Figure 9. HD3 versus V

of conventional and CGT with both configurations for V

equal to

200 mV.

Analisando as figures 8 e 9, para os dois valores de V

, nota-se que na região de inversão

fraca, o transistor de canal circular com dreno interno apresenta menor influência da HD3 que

o transistor com dreno externo e o convencional nMOSFET. Porém, na região de inversão

moderada e principalmente na inversão forte o transistor circular com dreno interno é mais

influenciado que os demais. Além disso,

Analyzing figures 8 and 9, for two V

values, we note that in weak inversion, CGT with

internal drain configuration presents less influence of HD3 than with external drain

configuration and conventional nMOSFET. But in moderate and mainly in strong inversion

regions it is more influenced by HD3 than the others. Besides, the CGT with external drain

configuration has a similar behavior of conventional SOI transistor (mainly in weak and

moderate regions).

The Effective Total Harmonic Distortion (THD/A

)

In order to eliminate the influence of voltage gain of these devices, in figure 10 is

presented the total harmonic distortion over voltage gain (A

) as function of V

141

0.10.20.30.40.50.60.7

-110

-100

-90

-80

-70

-60

-50

SOI nMOSFET, V

= 0.8 V, L = 1 μm

Rectangular Gate

Circular Gate

External Drain

Internal Drain

= 30 mV

= 200 mV

THD/A

[dB]

[V]

Figure 10. THD/A

versus V

of conventional and CGT with both configurations for V

equal to 30 mV and 200 mV.

Analyzing figure 10, we note that Total Harmonic Distortion normalized as function of

voltage gain (THD/A

) of CGTs with external drain configuration is smaller than

conventional SOI nMOSFET for all ranges of V

values. It can be justified because CGT

with external drain configuration presents a little higher g

up to V

values near to g

m_max

and larger Early voltage (V

) (6), resulting in superior voltage gain A

(= g

x V

considering the same channel length and bias conditions. The same behavior is observed for

the CGT with internal drain configuration, but only for V

≤ 0.6 V. The linearity degradation

in CGT with internal drain configuration for V

> 0.6 V occurs because the mobility

degradation and consequently g

decreases when V

increases above of this value.

Other important merit figure for analog applications is the effective Total Harmonic

Distortion over voltage gain ratio (THD/A

) behavior as a function of transconductance over

DC bias drain current ratio (g

) for all transistor operation regions, regarding two different

values of maximum amplitudes of input sinusoidal signal (V

), as indicated in figure 11.

142

3456789

-105

-100

-95

-90

-85

-80

-75

-70

-65

-60

-55

-50

= 200 mV

= 30 mV

SOI nMOSFET

= 0.8 V

L = 1

μm

Rectangular Gate

Circular Gate

External Drain

Internal Drain

THD/A

[dB]

/[I

/(W/L)] [V

-1

]

Figure 11. THD/A

versus g

/(W/L) of the conventional and CGT with both

configurations SOI nMOSFETs for V

equal to 30 mV and 200 mV.

Verifying figure 11, it can be observed that increasing g

(from strong inversion to

weak inversion regions direction) the THD/A

of CGT with external drain configuration is

smaller than CGT with internal drain configuration and conventional transistor. Note that,

increasing g

/[IDS/(W/L)] the CGT with internal drain configuration degrades the effective

Total Distortion normalized as a function of voltage gain. So, again it is better to use CGT

with external drain configuration instead conventional SOI nMOSFET in order to improve the

linearity regarding strong and moderate inversion regions for analog applications, as OTAs

operating at high frequency.

THD as Function of Sinusoidal Signal Amplitude (V

), Fixing the g

/[I

(W/L)]

In order to verify the linearity behavior as a function of the input sinusoidal signal

amplitude in strong inversion, focusing OTAs operating in high frequency, (g

/[I

/(W/L)], in

figure 12 is shown THD/A

x V

for CGT with both configurations and conventional SOI

nMOSFET.

143

0.0 0.2 0.4 0.6 0.8 1.0

-100

-80

-60

-40

-20

Rectagular Gate

Circular Gate

External Drain

Internal Drain

SOI nMOSFET

L = 1

μm

= 800 mV

/[I

/(W/L)] = 4.6 V

-1

THD/A

[dB]

[V]

Figure 12 – THD/A

versus V

of the conventional and CGT with both configurations SOI

nMOSFETs for g

/(W/L) equal to 4.6 V

-1

Observing figure 12, we note that THD/A

of CGTs with external drain configuration

presents improved linearity (

≅ 6 dB) than with internal drain configuration and conventional

SOI nMOSFET for all values of V

. The same behavior is noted for CGT with internal drain

configuration up to V

< 0.7 V. After this value occurs the linearity degradation because

mobility degradation. Besides, THD/A

of CGT with internal drain configuration present a

little improvement over external drain configuration for V

< 0.6 V.

Regarding figure 12, it can extract the maximum amplitude of input sinusoidal signal for a

determined effective harmonic distortion, as presented in the Table I.

TABLE I. THD/A

x V

of the devices.

[V] THD/A

[dB]

Conventional Ext. Drain CGT Int. Drain CGT

-80 0.02 0.04 0.05

-75 0.03 0.07 0.08

-70 0.06 0.12 0.15

-65 0.11 0.22 0.25

-60 0.2 0.42 0.44

-55 0.36 0.96 0.69

Analyzing table I, regarding the same effective Total Harmonic Distortion over the

voltage gain ratio, it can be seen that CGT with both drain configurations get to amplify input

sinusoidal signal with higher amplitudes. So, it is possible to amplify sinusoidal signals with

higher amplitudes in order to generate the same linearity by using CGTs instead of

conventional transistor, mainly for CGT with external drain configuration.

144

In the figure 13 is presented HD3/A

x V

for CGT with both configurations and

conventional transistor.

0.0 0.2 0.4 0.6 0.8 1.0

-160

-140

-120

-100

-80

-60

-40

-20

SOI nMOSFET

L = 1

μm

= 800 mV

/(W/L) = 4.6 V

-1

Rectagular Gate

Circular Gate

External Drain

Internal Drain

HD3/A

[dB]

[V]

Figure 13 – HD3/A

versus V

of the rectangular and circular gate SOI nMOSFETs for

/(W/L) equal to 4.6 V

-1

THD/A

of CGT with internal drain is more strongly affected by HD3 than CGT with

external drain configuration and conventional transistor for practically all values of V

As observed before, HD3/A

is much smaller than THD/A

for all devices, but THD/A

of CGT with internal drain is more strongly affected by HD3 than CGT with external drain

configuration and rectangular gate transistor for all values of V

Conclusions

This work gives an experimental comparative study of Harmonic distortion or Linearity

between circular gate transistor operating with external and internal configurations and

conventional SOI nMOSFETs, using 0.13 µm Partially-Depleted SOI CMOS technology.

The Integral Function Method (IFM) is used to determine the total harmonic distortion

(THD) and third order harmonic distortion (HD3) in order to perform this study.

Regarding the drain/source asymmetric dimensions effects, it is observed that circular gate

transistor operating with external drain configuration presents higher linearity than with

internal drain configuration and conventional SOI nMOSFET for all device operation regions,

mainly in moderate and strong inversion, due to improved Early voltage.

In the strong inversion region, circular gate transistor operating with external drain

configuration can amplify sinusoidal signals with higher amplitudes in order to produce the

same harmonic distortion than with internal drain configuration and conventional transistor.

145

So, for high frequency analog applications where the transistor is biased in strong

inversion, the use of circular gate transistor operating with internal drain configuration instead

conventional SOI nMOSFET in order to have improved linearity.

Acknowledgements

The authors would like to thank João Antonio Martino from LSI/EPUSP and Cor Claeys

from IMEC for supplying the devices, Antonio Cerdeira from CINVESTAV-IPN and

Marcelo Antonio Pavanello from Centro Universitário da FEI for supplying IFM software and

BeSafer Intelligence directors for financial support.

References

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